[发明专利]应用于低介电材质覆晶芯片的防脱层研磨方法

说明书

本发明应用于低介电材质覆晶芯片的防脱层研磨方法包括步骤：提供覆晶芯片，覆晶芯片包括芯片、基板和凸块，基板包括多层子板，芯片通过凸块连接于基板的顶层的子板，芯片和基板之间的缝隙填充有填充底胶；减薄基板；研磨芯片的侧面、经减薄的基板的侧面和填充底胶，直至裸露出位于外围第一圈的凸块；抛光芯片的侧面。本发明应用于低介电材质覆晶芯片的防脱层研磨方法，提供了一种新的防止脱层或爆裂的方法，通过减薄基板，再研磨基板和芯片，预防覆晶芯片因研磨而出现脱层或爆裂，观察截面时避免影响操作人员对实验结果的判断，有利于提高实验结果的准确性，可正确判断构装体是否因可靠性实验，产品发生变形导致破坏。

技术领域

本发明涉及半导体技术领域，尤其是指一种应用于低介电材质覆晶芯片的防脱层研磨方法。

背景技术

覆晶技术搭配排列方正的球栅数组(Ball graid arry，BGA)封装制程，可以提供较好的电气特性，并且大幅地提高接脚密度，降低噪声的干扰，散热性也较佳，还可以缩小封装尺寸，以此符合高阶产品和高性能的需求，所以成为主流的封装型态。

近年来，这种覆晶截构封装技术在计算机科技和3C产品上运用得非常多，例如：CPU封装ATI会图芯片等等，还有一些高阶ASIC组件产品，皆可大量的看到。如图1和图2所示，覆晶芯片主要包括芯片10、基板20、凸块11。其中，基板20用来支撑上方的芯片10或印刷电路板，基板20由多层子板结合而成，与芯片10最近的一层为铜板21，即基板20的顶层子板为铜板21；凸块11主要是连接芯片10的正面与基板20的通讯桥梁；芯片10与基板20之间的缝隙中填充有填充底胶30。

覆晶芯片经过可靠性老化实验后，需经过DPA(物性失效分析)实验，确认其封装体结构是否因热应力导致产品器件遭到破坏失效，实验中需确认本身封装体截面构造是否失效。而低介电材质覆晶芯片，如LOW K芯片，芯片的正面为LOW K布线区，主要是集成电路布线区，使用一般研磨方式会导致芯片结构因人为应力导致脱层或爆裂，无法分析验证该器件是否符合老化寿命使用年限。

故有必要提供一种研磨方法，使低介电材质覆晶芯片，如LOW K芯片在研磨时，不会因人为应力导致脱层或爆裂。

发明内容

为了解决现有技术中研磨芯片时会因人为应力导致脱层或爆裂的技术问题，本发明提供了一种应用于低介电材质覆晶芯片的防脱层研磨方法。

本发明应用于低介电材质覆晶芯片的防脱层研磨方法包括步骤：

提供覆晶芯片，所述覆晶芯片包括芯片、基板和凸块，所述基板包括多层子板，所述芯片通过所述凸块连接于所述基板的顶层的所述子板，所述芯片和所述基板之间的缝隙填充有填充底胶；

减薄所述基板；

研磨所述芯片的侧面、经减薄的所述基板的侧面和所述填充底胶，直至裸露出位于外围第一圈的所述凸块；

抛光所述芯片的侧面。

低介电材质覆晶芯片如LOW K材质覆晶芯片，仅使用研磨设备进行大面积侧面研磨，会导致样品布线区或芯片产生裂痕，故需要一种新的研磨方法，以改善因应力过多，使产品在经过可靠性实验(Reliability Experiment)后，破坏性物理分析(DPA)是否判断为不合格芯片覆晶构装技术封装体器件，可判别样品本身是否存在设计上缺陷，提供一种破坏性实验验证手法。本发明应用于低介电材质覆晶芯片的防脱层研磨方法，提供了一种新的防止脱层或爆裂的方法，通过减薄基板，再研磨基板和芯片，预防覆晶芯片因研磨而出现脱层或爆裂，观察截面时避免影响操作人员对实验结果的判断，有利于提高实验结果的准确性，可正确判断构装体是否因可靠性实验，产品发生变形导致破坏。

本发明应用于低介电材质覆晶芯片的防脱层研磨方法的进一步改进在于，所述减薄所述基板为：自所述基板的底层至顶层将所述基板减薄至所述基板的顶层的所述子板的底面。