[发明专利]半导体存储装置

说明书

本发明提供一种半导体存储装置，改善页面缓冲器/读出电路的面积效率并且抑制布线间的电容耦合所致的误动作。本发明的闪速存储器(100)具有：形成有多个存储胞元的存储胞元阵列(110)，保持自存储胞元阵列(110)所选择的页面读取的数据、或保持编程至所述存储胞元阵列所选择的页面的数据的页面缓冲器/读出电路(170)。在由存储胞元阵列(110)上延伸的p根位线规定的行方向上的1间距内，页面缓冲器/读出电路(170)配置为n列×m段，n为2以上的整数，m为2以上的整数。

技术领域

本发明涉及一种半导体存储装置，尤其涉及一种闪速存储器的页面缓冲器/读出电路的排列及布线布局。

背景技术

图1为表示现有的闪速存储器的整体构成的图。在存储胞元阵列10中形成有多个与非(NAND)串NU，各NAND串NU的位线端经由偶数位线GBL_e或奇数位线GBL_o而连接于位线选择电路20。另外，各NAND串NU的源极线端连接于公用源极线SL。位线选择电路20具有：连接于偶数位线GBL_e的偶数选择晶体管SEL_e、连接于奇数位线GBL_o的奇数选择晶体管SEL_o、连接于偶数位线GBL_e与虚拟电位VIR之间的偶数偏压选择晶体管YSEL_e、连接于奇数位线GBL_o与虚拟电位VIR之间的奇数偏压选择晶体管YSEL_o、及连接于偶数选择晶体管SEL_e及奇数选择晶体管SEL_o的公用节点N1的位线选择晶体管BLS。

页面缓冲器/读出电路30具有：用于对全局位线GBL供给预充电电位的预充电晶体管BLPRE、连接于全局位线GBL且在读出动作时对全局位线GBL的电压进行钳位的钳位晶体管BLCLAMP、连接于读出节点SNS的电容器C、及将读出节点SNS的电荷转移至锁存电路40的转移晶体管BLCD等。

位线选择电路20在选择偶数位线GBL_e时将奇数位线GBL_o设为非选择，在选择奇数位线GBL_o时将偶数位线GBL_e设为非选择。例如，在读取动作中，选择偶数位线GBL_e，偶数偏压晶体管YSEL_e断开，奇数偏压晶体管YSEL_o导通，并利用虚拟电位VIR向奇数位线GBL_o供给GND电位。相反，在选择奇数位线GBL_o时，偶数偏压晶体管YSEL_e导通，奇数偏压晶体管YSEL_o断开，并利用虚拟电位VIR向偶数位线GBL_e供给GND电位。专利文献1等中揭示有降低此种邻接的位线间的电容耦合所致的噪声的位线屏蔽件(shield)。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开平11-176177号公报

发明要解决的课题

如图2所示，1个页面缓冲器/读出电路30包含将2个反相器交叉耦合而成的锁存电路40，且将为相辅关系的二进制数据存储于节点SLR、节点SLS。锁存电路40经由转移晶体管BLCD而以节点SLR接收读出节点SNS的模拟电位，并保持根据节点SLR的电位而二进制化的数据。例如，在读取动作中，若选择位线经预充电且选择存储胞元为编程状态，则选择存储胞元断开，读出节点SNS的预充电电位并未发生变化，但若选择存储胞元为擦除状态，则选择存储胞元导通，读出节点SNS的预充电电位放电至源极线，读出节点SNS成为GND电平。其后，使转移晶体管BLCD导通，读出节点SNS的电荷转移至节点SLR，锁存电路40保持与选择存储胞元为编程状态或擦除状态相应的二进制数据。

图3表示构成锁存电路40的反相器的电路图。1个反相器包含串联连接的4个晶体管、即、P型晶体管PT1、P型晶体管PT2、N型晶体管NT1、N型晶体管NT2。分别对晶体管PT1、晶体管NT2的各栅极输入使能信号ENb、使能信号EN，在使能信号ENb为L电平时，反相器能够进行动作，在使能信号ENb为H电平时，晶体管PT2、晶体管NT1成为自VDD及GND离开的浮动状态。