[发明专利]一种用于在航电系统中提高通信与处理速度的装置和方法

说明书

本发明公开了用于在航电系统中提高通信与处理速度的装置和方法，能够提高通信处理速度，增加处理的机载设备数量，并保持航电系统的稳定性和可靠性。该装置包括通过SRIO接口连接的FPGA与CPU；其中，FPGA具有：多个串行输入接口，多个与串行输入接口连接的接收缓存模块，与每个接收缓存模块连接的第一组包模块；CPU具有：解包模块，数据处理模块，第二组包模块；FPGA进一步包括：译码模块，用于读取第二心跳数据包中针对各个机载设备的控制数据，并发送给相应的发送缓存模块；多个发送缓存模块，分别连接至多个串行输出接口以及至少一个以太网接口，并用于根据与接口对应的通信协议的以预定的速率向各机载设备发送控制数据。

技术领域

本发明涉及航空电子技术领域，尤其涉及一种用于在航电系统中提高通信与处理速度的装置和方法。

背景技术

现代飞机上通常使用统一处理器对飞机上各种航空电子设备的信息进行统一处理，将功能相同或相近的设备组合在一个组件内，在显示器上综合显示相关的参数，并在各航空电子设备之间通过机载数据总线来传送有关信息，从而使整个飞机上所有航空电子设备的性能达到更高的水平，这样的系统称为综合航电系统。

综合航电系统中包括功能众多的各种机载设备，例如综合显示控制单元、数据接口单元、双余度大气数据系统、INS/GNSS组合导航系统、综合无线电系统、平视显示单元、以及座舱监视系统等，这些设备往往都需要通过数据接口单元DIU来汇总连接，并接收来自不同的设备的通信数据。现有的数据接口单元一般是通过其中的CPU对各个设备发送的数据进行分时处理。由于大部分机载设备都需要使用RS-422等串行数据接口连接至数据接口单元，CPU直接接收此类低速异步总线方式通信会实时占用CPU的时间，而RS-422通信速度比CPU处理速度慢很多，因此会由于中断过多而严重扰乱CPU处理过程，降低其处理能力和处理速度。例如，DIU的5路串行接口连接了机载设备的5个串行数据通道，每一通道固定以10ms的周期发送数据，但各通道数据长度不同，CPU每个周期内接收的数据包如图1上半部分所示；那么CPU在10ms的周期内可能存在5个不同中断点(每路10ms周期数据发送完毕的时间点，如图1下半部分所示)，CPU接收数据后，需要每2ms(10ms/5＝2ms)中断一次进行5次数据处理(P1～P5)，加大了CPU数据接收与处理来回切换处理次数，并且中断次数和处理时间会随着外界设备的数量增加而增加。

而且，随着综合航电系统复杂度的不断提升，所需要连接的各种设备及对应的数据通道数量也不断增加，导致数据接口单元的处理能力和数据处理速度较慢的问题无法满足更多机载设备的通信处理需求，进而导致综合航电系统整体性能和可靠性无法达到更高标准航电系统的要求。

发明内容

本发明的目的之一至少在于，针对如何克服上述现有技术存在的问题，提供一种用于在航电系统中提高通信与处理速度的装置和方法，能够提高通信处理速度，增加处理的机载设备数量，并保持航电系统的稳定性和可靠性。

为了实现上述目的，本发明采用的技术方案包括以下各方面。

一种用于在航电系统中提高通信与处理速度的装置，其包括通过SRIO接口连接的FPGA与CPU；

其中，FPGA具有：多个串行输入接口，用于接收多个机载设备数据通道发送的数据；多个与串行输入接口连接的接收缓存模块，用于对来自各通道的数据进行临时缓存；与每个接收缓存模块连接的第一组包模块，用于将缓存的数据按照预设的编码方式进行组包以获取第一心跳数据包，并根据预定的心跳周期将第一心跳数据包通过FPGA与CPU之间的SRIO接口发送给CPU；

CPU具有：解包模块，用于按照预设的编码方式从来自FPGA的第一心跳数据包读取各个通道的数据；数据处理模块，用于对各通道的数据进行处理，生成针对各机载设备的控制数据；第二组包模块，用于将控制数据按照预设的编码方式进行组包，以获取第二心跳数据包，并根据预定的第二心跳周期发送给FPGA；