[发明专利]一种用于在航电系统中提高通信与处理速度的装置和方法

权利要求书

1.一种用于在航电系统中提高通信与处理速度的装置，其特征在于，所述装置包括通过SRIO接口连接的FPGA与CPU；

其中，FPGA具有：多个串行输入接口，用于接收多个机载设备数据通道发送的数据；多个与串行输入接口连接的接收缓存模块，用于对来自各通道的数据进行临时缓存；与每个接收缓存模块连接的第一组包模块，用于将缓存的数据按照预设的编码方式进行组包以获取第一心跳数据包，并根据预定的心跳周期将第一心跳数据包通过FPGA与CPU之间的SRIO接口发送给CPU；

CPU具有：解包模块，用于按照预设的编码方式从来自FPGA的第一心跳数据包读取各个通道的数据；数据处理模块，用于对各通道的数据进行处理，生成针对各机载设备的控制数据；第二组包模块，用于将控制数据按照预设的编码方式进行组包，以获取第二心跳数据包，并根据预定的第二心跳周期发送给FPGA；

FPGA进一步包括：与每个发送缓存模块连接的译码模块，用于读取第二心跳数据包中针对各个机载设备的控制数据，并发送给相应的发送缓存模块；多个发送缓存模块，分别连接至多个串行输出接口以及至少一个以太网接口，并根据与接口对应的通信协议的以预定的速率向各机载设备发送控制数据。

2.根据权利要求1所述的装置，其特征在于，所述FPGA进一步包括多个离散量输入接口，用于接收多个机载设备数据通道发送的离散量数据；多个离散量输出接口，用于向多个机载设备数据通道发送的离散量数据。

3.根据权利要求1所述的装置，其特征在于，所述第一心跳周期为5ms或者2ms。

4.根据权利要求3所述的装置，其特征在于，所述第二心跳周期小于或等于第一心跳周期。

5.根据权利要求1所述的装置，其特征在于，所述接收缓存模块和发送缓存模块均采用块随机存取存储器BRAM做临时缓存。

6.根据权利要求1所述的装置，其特征在于，所述CPU采用P2020NXN2MHC芯片，串行输入、输出接口采用ISO3080DWR通信模块，FPGA采用XC7A100T-2FGG484I芯片。

7.一种用于在航电系统中提高通信与处理速度的方法，其特征在于，所述方法包括以下步骤：

通过FPGA的多个串行输入接口接收多个机载设备数据通道发送的数据；多个与串行输入接口连接的接收缓存模块对来自各通道的数据进行临时缓存；与每个接收缓存模块连接的第一组包模块将缓存的数据按照预设的编码方式进行组包以获取第一心跳数据包，并根据预定的心跳周期将第一心跳数据包通过FPGA与CPU之间的SRIO接口发送给CPU；

CPU中的解包模块按照预设的编码方式从来自FPGA的第一心跳数据包读取各个通道的数据；数据处理模块对各通道的数据进行处理，生成针对各机载设备的控制数据；第二组包模块将控制数据按照预设的编码方式进行组包，以获取第二心跳数据包，并根据预定的第二心跳周期发送给FPGA；

FPGA中与每个发送缓存模块连接的译码模块读取第二心跳数据包中针对各个机载设备的控制数据，并发送给相应的发送缓存模块；多个发送缓存模块分别连接至多个串行输出接口以及至少一个以太网接口，并根据与接口对应的通信协议的以预定的速率向各机载设备发送控制数据。

8.根据权利要求7所述的方法，其特征在于，进一步包括在第一组包模块进行组包以获取第一心跳数据包时，根据每个机载设备对应数据通道的数据更新周期来确定是否读取该通道的数据。

9.根据权利要求7所述的方法，其特征在于，每个机载设备对应通道的通道数据设置为相同的格式，且第一字节为机载设备端口号，第二字节为通道数据长度的高字节，第三字节为通道数据长度的低字节，第四字节为数据包编号，第五至n字节为数据载荷，n小于或等于128。

10.根据权利要求7至9中任一项所述的方法，其特征在于，所述方法应用在航电系统的数据接口单元DIU中，且DIU通过串行通信接口连接至惯性导航系统/全球卫星导航系统组合导航系统INS/GNSS、大气数据计算机ADC、发动机参数采集器DTC、数据记录仪VMS、以及综合无线电系统CNS，并通过以太网接口连接至综合显示控制单元DU。