[发明专利]乱序处理器Cache缺失服务时间的评估方法

说明书

本发明公开了一种乱序处理器Cache缺失服务时间的评估方法，包括，通过输入指令流和微架构参数，量化缺失状态处理寄存器（MSHR）对于相同目标地址的访存请求合并所造成的有效服务时间的影响，构建乱序处理器Cache缺失服务时间的模型；通过构建的乱序处理器Cache缺失服务时间模型计算乱序处理器Cache缺失服务时间。该方法基于指令流及微架构参数，通过数学模型快速准确的评估Cache缺失服务时间，不需要借助时钟精确型仿真，大大提升了评估Cache性能的效率。

技术领域

本发明属于Cache性能分析技术领域，具体地涉及一种乱序处理器Cache缺失服务时间的评估方法。

背景技术

在超标量处理器的整体性能评估上，评估Cache性能是非常重要的一环。虽然通过RTL级或时钟精确型仿真,可以得出相对准确和详细的结果，但当其用作设计空间探索(DSE，Design Space Exploration)工具时，其时间开销极大。与之相反，机理模型通常使用Profiler所收集的信息作为输入，通过抽象化的数学公式计算性能评估结果。但由于乱序处理器自身极其动态的执行过程与复杂的结构，使得Cache性能建模成为一个挑战。

在顺序处理器中，Cache缺失的服务时间无重叠，因此Cache缺失延迟可以简单的描述为：缺失数*DDR访问延迟。然而，乱序处理器通常采用无阻塞Cache的技术，导致问题复杂化。在这种情况下乱序处理器可以通过两种方式减少Cache缺失的时间延迟：1)重叠未完成的访存请求，2)如果两个Cache缺失事件的目标地址处于同一Cacheline(高速缓存块)，那么可以合并成为一次访存请求。通过缺失状态处理寄存器(MSHR，Miss Status HandlingRegisters)可以有效减少Cache缺失下的有效服务时间。目前的MSHR大多数能够实现在一个MSHR项中支持多个地址目标，它将具有相同目标地址的内存请求合并到一个请求中。因此，此架构中的平均Cache缺失服务时间小于单个DDR访问等待时间。

由Cache缺失造成的CPU延迟时间可以表述为公式(1)，其中平均服务时间(Average Service Time)定义为从Cache缺失发生到服务完成的时间。

一般情况下，大多数研究将DDR延迟作为平均Cache缺失服务时间，而DDR延迟通常被定义为一个经验数值，以这个经验值作为评估Cache性能的指标显然是不精确的。另外，没有模拟器的帮助，依然难以对服务时间精确建模。本发明因此而来。

发明内容

针对上述存在的技术问题，针对乱序处理器中非阻塞Cache的访存重叠和访存请求合并机制的影响，本发明目的是：提供了一种乱序处理器Cache缺失服务时间的评估方法，该方法基于指令流及微架构参数，通过数学模型快速准确的评估Cache缺失服务时间，不需要借助时钟精确型仿真，大大提升了评估Cache性能的效率。

本发明的技术方案是：

一种乱序处理器Cache缺失服务时间的评估方法，包括以下步骤：

S01：通过输入指令流和微架构参数，量化缺失状态处理寄存器(MSHR)对于相同目标地址的访存请求合并所造成的有效服务时间的影响，构建乱序处理器Cache缺失服务时间的模型；

S02：通过构建的乱序处理器Cache缺失服务时间模型计算乱序处理器Cache缺失服务时间。

优选的，所述步骤S01构建乱序处理器Cache缺失服务时间的模型的方法，包括：

S11：计算得到每个MSHR项中的平均访存请求数n，假定在一个MSHR项中，每次DDR访问间隔内，两次缺失事件发生的时间间隔是均匀分布的，建立一阶模型表示Cache缺失的平均服务时间；