[发明专利]伪静态随机存取存储器及其控制方法

说明书

一种伪静态随机存取存储器及其控制方法。控制方法包括在写入操作中，对由外部以基准时脉信号输入至伪静态随机存取存储器的数据进行计数，以产生第一计数值；在写入操作中，对以内置时脉信号而写入至伪静态随机存取存储器的动态存储器阵列的数据进行计数，以产生第二计数值，内置时脉信号的初始周期小于基准时脉信号的周期。比较第一计数值及第二计数值，当第一计数值等于第二计数值时致能写入匹配信号；当接收到被致能的写入匹配信号时，将写入操作由非同步模式转换成同步模式，以将内置时脉信号的周期调整为与基准时脉信号的周期相同。

技术领域

本发明涉及一种存储器的控制方法，尤其涉及一种伪静态随机存取存储器及其控制方法。

背景技术

近年来，随着半导体存储器元件的整合水准变得愈来愈高且存在对更高速度的需求，对于同时具有静态随机存取存储器(Static Random Access Memory)及动态随机存取存储器(Dynamic Random Access Memory)的优点的伪静态随机存取存储器(PseudoStatic Random Access Memory)的需求持续增加，特别是运用在移动装置中。

伪静态随机存取存储器为具有动态随机存取存储器的单元结构及静态随机存取存储器的周边电路的存储器元件。虽然伪静态随机存取存储器具有大容量及低成本的优点，但需要考虑定期执行刷新动作的需求。现有的伪静态随机存取存储器存在写入操作之间刷新动作的时间受限制为较短的问题，导致数据保持时间的降低。为了避免错误发生，可将刷新周期相应地缩短，但会导致待机时电流增加，从而增加功耗。若为了防止待机电流的增加而要对刷新动作和刷新周期的进行较复杂的控制，则又会使控制逻辑电路变得复杂，从而存在芯片尺寸与成本增加的缺点。

发明内容

本发明提供一种伪静态随机存取存储器及其控制方法，可通过缩短写入操作所需的时间，来提供较长的时间执行刷新动作。

本发明的控制方法，适用于伪静态随机存取存储器。控制方法包括在写入操作中，对由外部以基准时脉信号输入至伪静态随机存取存储器的数据进行计数，以产生第一计数值；在写入操作中，对以内置时脉信号而写入至伪静态随机存取存储器的动态存储器阵列的数据进行计数，以产生第二计数值，内置时脉信号的初始周期小于基准时脉信号的周期。比较第一计数值及第二计数值，当第一计数值等于第二计数值时致能写入匹配信号；以及，当接收到被致能的写入匹配信号时，将写入操作由非同步模式转换成同步模式，以将内置时脉信号的周期调整为与基准时脉信号的周期相同。

本发明的伪静态随机存取存储器包括动态存储器阵列、控制器及输入输出电路。控制器耦接动态存储器阵列。输入输出电路耦接动态存储器阵列以及控制器。控制器包括第一计数器、第二计数器、比较器及地址选通时脉产生器。在写入操作中，第一计数器对由外部以基准时脉信号输入至伪静态随机存取存储器的数据进行计数，以产生第一计数值。在写入操作中，第二计数器对以内置时脉信号而写入至动态存储器阵列的数据进行计数，以产生第二计数值，内置时脉信号的初始周期小于基准时脉信号的周期。比较器耦接第一计数器与第二计数器，比较第一计数值及第二计数值，并当第一计数值等于第二计数值时致能写入匹配信号。地址选通时脉产生器耦接比较器。当接收到被致能的写入匹配信号时，地址选通时脉产生器将写入操作由非同步模式转换成同步模式，以将内置时脉信号的周期调整为与基准时脉信号的周期相同。

基于上述，本发明分别以非同步模式与同步模式来执行同一个写入操作。当一开始提供到伪静态随机存取存储器的输入端缓冲器的数据个数还多于已写入至动态存储器阵列中存储器单元的数据个数时，以较基准时脉信号周期短的内置时脉信号将数据写入至动态存储器阵列，并逐渐使两者数据个数达到相等。当达到相等时，则将内置时脉信号的周期调整为与基准时脉信号的周期相同。如此一来，可在无需复杂控制的情况下有效缩短写入操作所需的时间，以提供较长的时间执行刷新动作，从而减少错误与功耗。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明