[发明专利]伪静态随机存取存储器及其控制方法

权利要求书

1.一种控制方法，适用于伪静态随机存取存储器，其特征在于，包括：

在写入操作中，对由外部以基准时脉信号输入至所述伪静态随机存取存储器的数据进行计数，以产生第一计数值；

在所述写入操作中，对以内置时脉信号而写入至所述伪静态随机存取存储器的动态存储器阵列的数据进行计数，以产生第二计数值，所述内置时脉信号的初始周期小于所述基准时脉信号的周期；

比较所述第一计数值及所述第二计数值，当所述第一计数值等于所述第二计数值时致能写入匹配信号；以及

当接收到被致能的所述写入匹配信号时，将所述写入操作由非同步模式转换成同步模式，以将所述内置时脉信号的周期调整为与所述基准时脉信号的周期相同。

2.根据权利要求1所述的控制方法，还包括：

由外部接收芯片致能信号；以及

当所述芯片致能信号被致能时，依据所接受到的命令决定执行所述写入操作或读取操作，

所述决定执行所述写入操作或所述读取操作的步骤包括：

在执行所述写入操作或所述读取操作之前，判断是否接收到刷新请求；以及

当收到所述刷新请求时，执行刷新动作。

3.根据权利要求2所述的控制方法，其中在致能所述写入匹配信号的步骤之后，还包括：

检测所述芯片致能信号是否被禁能；以及

当所述芯片致能信号被禁能时，执行预充电动作。

4.根据权利要求1所述的控制方法，其中将所述写入操作由所述非同步模式转换成所述同步模式，以将所述内置时脉信号的周期调整为与所述基准时脉信号的周期相同的步骤包括：

提供延迟就绪信号；

在所述写入操作中当所述写入匹配信号被致能时，致能同步决定信号；

当所述延迟就绪信号被致能时且所述同步决定信号未被致能时，产生非同步基础信号；

当所述同步决定信号被致能时，反应于所述基准时脉信号而产生对应的同步基础信号；

在所述非同步模式时反应于所述非同步基础信号而产生对应的所述内置时脉信号，在所述同步模式时反应于同步基础信号而产生对应的所述内置时脉信号；以及

接收所述内置时脉信号，并经预定延迟时间反应于所述内置时脉信号产生控制信号。

5.根据权利要求2所述的控制方法，还包括：

在所述读取操作中，以所述内置时脉信号读取所述动态存储器阵列的数据，其中所述内置时脉信号的周期与所述基准时脉信号的周期相同。

6.一种伪静态随机存取存储器，其特征在于，包括：

动态存储器阵列；

控制器，耦接所述动态存储器阵列；以及

输入输出电路，耦接所述动态存储器阵列以及所述控制器，

其中所述控制器包括：

第一计数器，在写入操作中，对由外部以基准时脉信号输入至所述伪静态随机存取存储器的数据进行计数，以产生第一计数值；

第二计数器，在所述写入操作中，对以内置时脉信号而写入至所述动态存储器阵列的数据进行计数，以产生第二计数值，所述内置时脉信号的初始周期小于所述基准时脉信号的周期；

比较器，耦接所述第一计数器与所述第二计数器，比较所述第一计数值及所述第二计数值，并当所述第一计数值等于所述第二计数值时致能写入匹配信号；以及

地址选通时脉产生器，耦接所述比较器，当接收到被致能的所述写入匹配信号时，将所述写入操作由非同步模式转换成同步模式，以将所述内置时脉信号的周期调整为与所述基准时脉信号的周期相同。

7.根据权利要求6所述的伪静态随机存取存储器，其中所述控制器还包括：

输入命令解码器，耦接所述动态存储器阵列、所述输入输出电路及所述地址选通时脉产生器，由外部接收芯片致能信号，并且当所述芯片致能信号被致能时，依据所接受到的命令决定执行所述写入操作或读取操作，

其中在执行所述写入操作或所述读取操作之前，所述输入命令解码器判断是否接收到刷新请求，并且当收到所述刷新请求时，执行刷新动作。