[发明专利]具有具不同特征尺寸的图案的半导体装置及其制造方法有效
| 申请号: | 201810254914.9 | 申请日: | 2018-03-26 |
| 公开(公告)号: | CN109979818B | 公开(公告)日: | 2021-03-05 |
| 发明(设计)人: | 李智雄;韩宗廷 | 申请(专利权)人: | 旺宏电子股份有限公司 |
| 主分类号: | H01L21/3213 | 分类号: | H01L21/3213;H01L21/033;H01L27/115;H01L27/11524;H01L27/11529;H01L27/11531 |
| 代理公司: | 中科专利商标代理有限责任公司 11021 | 代理人: | 任岩 |
| 地址: | 中国台湾新竹*** | 国省代码: | 台湾;71 |
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| 摘要: | |||
| 搜索关键词: | 具有 不同 特征 尺寸 图案 半导体 装置 及其 制造 方法 | ||
1.一种图案化薄膜的方法,所述方法包括:
刻蚀位于图案化掩模下的第一膜层,以在位于所述第一膜层下的第二膜层上形成第一特征以及第二特征,所述第二特征相较于所述第一特征具有较大宽度;
在所述第二膜层上形成邻近于所述第一特征的侧壁的第一间隔物以及邻近于所述第二特征的侧壁的第二间隔物;
移除所述第一特征,以暴露所述第二膜层的第一部分,且移除所述第二特征,以暴露所述第二膜层的第二部分,所述第二部分相较于所述第一部分具有较大表面积;
控制刻蚀工艺,使得所述第二膜层的所述第一部分经刻蚀贯穿,且所述第二膜层的所述第二部分受在所述刻蚀工艺期间形成的保护膜保护而免受刻蚀;以及
图案化由所述第一间隔物遮蔽的所述薄膜的第一区以在所述第一区中形成较小特征,且图案化由所述第二部分以及所述第二间隔物遮蔽的所述薄膜的第二区,以在所述第二区中形成较大特征。
2.如权利要求书1所述的图案化薄膜的方法,其中所述较小特征具有由所述第一间隔物的宽度判定的第一宽度,且所述较大特征具有由所述第二特征的宽度以及所述第二间隔物的宽度判定的第二宽度,所述第一宽度小于所述第二宽度。
3.如权利要求书1所述的图案化薄膜的方法,其中控制所述刻蚀工艺包括:
刻蚀所述第二膜层的所述第二部分,以获得具有一定量的所述第二膜层的材料,所述量的材料足以与所述刻蚀工艺的刻蚀气体反应,以在所述第二膜层的所述第二部分的表面上形成所述保护膜。
4.如权利要求书1所述的图案化薄膜的方法,其中形成所述第一间隔物以及所述第二间隔物包括:
在所述第一特征以及所述第二特征上以及在所述第二膜层上共形地沉积间隔物层;以及
刻蚀所述间隔物层以暴露所述第一特征以形成所述第一间隔物,且暴露所述第二特征以形成所述第二间隔物。
5.如权利要求书4所述的图案化薄膜的方法,其中所述第一间隔物的宽度对应于所述沉积的间隔物层的厚度。
6.如权利要求书1所述的图案化薄膜的方法,更包括:
以光刻方式图案化位于所述第一膜层上方的光刻胶层,以形成所述图案化掩模,所述图案化掩模包含对应于所述第一特征及所述第二特征的各个光刻胶特征。
7.一种制造半导体装置的方法,所述方法包括:
在半导体基板上的目标材料层的第一区以及第二区上沉积模板硬掩模;
以光刻方式图案化位于所述模板硬掩模上方的光刻胶层,以在所述模板硬掩模上形成图案化掩模;
用所述图案化掩模刻蚀所述模板硬掩模的第一膜层,以在所述第一膜层的至少一部分中形成第一特征及第二特征,所述第二特征相较于所述第一特征具有较大宽度;
在所述第一特征及所述第二特征上方且在所述模板硬掩模的第二膜层上共形地沉积间隔物层,所述第二膜层位于所述第一膜层下;
刻蚀所述间隔物层以暴露所述第一特征,以形成邻近于所述第一特征的第一侧壁的第一侧壁间隔物,且暴露所述第二特征以形成邻近于所述第二特征的第二侧壁的第二侧壁间隔物;
移除所述第一特征以暴露所述第二膜层的第一部分,且移除所述第二特征以暴露所述第二膜层的第二部分,所述第二部分相较于所述第一部分具有较大表面积;
控制刻蚀工艺,使得所述第二膜层的所述第一部分经刻蚀贯穿,且所述第二膜层的所述第二部分受在所述刻蚀工艺期间形成的保护膜保护而免受刻蚀;以及
刻蚀由所述第一侧壁间隔物遮蔽的所述目标材料层的所述第一区,以在所述第一区中形成较小特征,且刻蚀由所述第二膜层的所述第二部分以及所述第二侧壁间隔物遮蔽的所述目标材料层的所述第二区,以在所述第二区中形成较大特征。
8.如权利要求书7所述的制造半导体装置的方法,其中所述目标材料层包括浮置栅极层,且
其中刻蚀所述目标材料层的所述第一区以及所述第二区,包括刻蚀贯穿所述浮置栅极层至所述半导体基板中,以在所述第一区中形成具有较小单元线宽的第一离散浮置栅极,且在所述第二区中形成具有较大单元线宽的第二离散浮置栅极。
9.如权利要求书7所述的制造半导体装置的方法,更包括在所述半导体基板上制造集成存储电路,所述集成存储电路包含存储器单元区及周边区,
其中所述第一区在所述存储器单元区中,所述较小特征界定较小单元线宽,且
其中所述第二区在所述周边区中,所述较大特征界定大于所述较小单元线宽的宽度。
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