[发明专利]半导体集成电路以及形成电源轨的方法

说明书

本公开提供了半导体集成电路以及形成电源轨的方法。一种半导体集成电路包括衬底、一系列金属层和一系列绝缘层。金属层和绝缘层在衬底上交替地布置成堆叠。半导体集成电路还包括在衬底中的至少两个标准单元以及跨过所述至少两个标准单元的边界的至少一个电源轨。电源轨包括连续地延伸穿过所述堆叠的至少两个竖直层级的导电材料的竖直部分。所述堆叠的所述至少两个竖直层级包括一个金属层和一个绝缘层。该绝缘层在该金属层之下。

技术领域

本公开总地涉及用于半导体集成电路的电源轨结构。

背景技术

电源轨(power rail)是用于向集成电路中的标准单元供应电力(例如V_SS、V_DD)的低电阻连接。在现有技术的电源轨中，电源轨包括需要与在金属层级之间延伸的接触或通路连接的第一或第二层级的金属(或两者)。例如，图1A-图1B示出包括常规电源轨的半导体集成电路。图1A-图1B所示的常规电源轨包括在最下面的金属层M0中的下电力供应迹线101、在中间金属层M1中的金属短柱(metal stub)102、在上金属层M2中的上电力供应迹线103、在衬底104中的连接到下电力供应迹线101的接触CA、在第一绝缘层105中在下电力供应迹线101与金属短柱102之间延伸且使下电力供应迹线101与金属短柱102互连的下通路V0、以及在第二绝缘层106中在金属短柱102与上电力供应迹线103之间延伸且使金属短柱102互连到上电力供应迹线103的上通路V1。晶体管可以形成在衬底104中，并且接触CA可以连接到晶体管的端子，例如FET源极端子。

由于先进技术中的金属线的高电阻，现有技术的电源轨的制造变得越来越具有挑战性。金属线中的这种高电阻可能由小的横截面金属面积、边缘散射和/或存在减小金属线的有效横截面面积的衬层或阻挡物引起。由于现有技术的电源轨的越来越大的电阻，集成电路设计者必须将大量的贵金属资源投入到电网(例如，由于较少的可用信号路由轨道(signal routing track)而使管芯尺寸增大)或设计较高电阻的电网，因此影响产品频率。另外，由于在每个双镶嵌层级处的高电阻窄通路和多个高电阻衬层，使用由通路连接的多个分离层级的导体不是高效的。此外，在每个双镶嵌层级处的阻挡层和衬层使轨道尺寸变窄并增加体导体材料损耗。

在本背景技术部分中公开的以上信息被提供来增强对本发明的背景的理解，因此，它可以包含不构成现有技术的信息。

发明内容

本公开针对半导体集成电路的各种实施方式。在一个实施方式中，半导体集成电路包括衬底、一系列金属层和一系列绝缘层。金属层和绝缘层在衬底上交替地布置成堆叠。半导体集成电路还包括在衬底中的至少两个标准单元以及跨过所述至少两个标准单元的边界的至少一个电源轨。电源轨包括连续地延伸穿过所述堆叠的至少两个竖直层级的导电材料的竖直部分。所述堆叠的所述至少两个竖直层级包括一个金属层和一个绝缘层。所述一个绝缘层在所述一个金属层之下。

所述至少两个竖直层级可以包括所述堆叠中的至少三个竖直层级。所述至少三个竖直层级包括所述一系列金属层中的两个金属层和所述一系列绝缘层中的在所述两个金属层之间的一个绝缘层。所述两个金属层可以包括下金属层和中间金属层。半导体集成电路还可以包括在所述一系列金属层中的上金属层中的上电力供应迹线以及在上电力供应迹线与电源轨的竖直部分之间延伸的通路。所述两个金属层可以包括中间金属层和上金属层。半导体集成电路可以包括在所述多个金属层中的下金属层中的下电力供应迹线以及在电源轨的竖直部分与下电力供应迹线之间延伸的通路。所述堆叠的所述至少三个竖直层级可以包括三个金属层和两个绝缘层，所述三个金属层可以包括下金属层、中间金属层和上金属层。

所述至少一个电源轨的导电材料的竖直部分可以不包括通路。

半导体集成电路还可以包括在导电材料的竖直部分周围延伸的衬层。该衬层不延伸穿过导电材料的竖直部分。

电源轨的竖直部分可以表现出实质上等于导电材料的体电阻的电阻。