[发明专利]一种面向SoC软件研发的全系统模拟平台

说明书

本发明属于计算机技术领域，具体为一种面向SoC软件研发的全系统模拟平台。本发明设计的模拟平台采用松耦合的组织架构，并且设定规范的通讯接口；以软硬件协同工作的方式，通过FPGA开发板实现IP核的功能执行，并提供执行过程中时序信息，由此实现对于IP核的详细时序模拟；同时设计通用的信息传输接口，将FPGA和模拟平台之间的通信规范化，以提高模拟平台对不同IP核的适用性和可扩展性。针对硬件设计中可能出现的自定制的新指令，本发明使用可配置库函数的方式实现新指令的扩展，并且通过一系列方法确认其寄存器依赖关系，以保证时序模拟的正确性。本发明不需要对编辑器工具链进行修改，可以极大的提高扩展新指令的效率。

技术领域

本发明属于计算机技术领域，具体涉及一个面向SoC软件研发的全系统模拟平台，可以实现IP核和自定制指令的迅速扩展。

背景技术

随着近年来的技术发展，SoC (System-on-Chip) 产品如手机、平板电脑等越来越流行，其数量甚至有了爆炸性的增长。而为了更好的适应市场和技术发展的节奏，SoC产品的上市时间也被缩短到了极致——大约8到12个月。完整的SoC产品研发周期通常由硬件设计过程和软件研发过程，两部分过程组成。单独来说，SoC产品研发的两部分过程各需要大约9个月左右的时间，但是在完整的研发周期中，软件研发过程所占的比重较大，而且有逐渐增长的趋势，最多可以达到70%。因而一旦硬件结构的细节被基本确定之后，相关的软件研发工作就需要尽可能早的在相关硬件的模拟平台上开始进行，以便更快的开发出硬件可用的应用程序和系统软件。因此，如何迅速有效的提供可定制易扩展的硬件模拟平台就成了缩短SoC产品研发周期的一个关键部分。

在SoC设计中，快速原型理念被广泛承认和认可。在体系结构研究、软件开发和验证中，使用快速原型技术可以大幅提高研究和开发工作的效率。而随着SoC技术的发展，快速原型技术的重要性也越发体现出来。通常来说，快速原型的特征有以下三点：1）开发效率高，研发时间耗费比较少；2）性能好，执行速度足够快；3）结果精确，可以很精确的提供各种功能和时序数据。因而为了提高SoC产品的研发速度，合适的快速原型方法是十分必要而且迫切需要的。

在硬件设计中，为了应对紧凑的研发时间安排和逐渐提升的硬件复杂度，研发者们通常会集成现有的IP核 (Intellectual Property core)或使用自定义的指令来加快硬件设计的速度。IP核是指用于产品应用专用集成电路（ASIC）或者可编辑逻辑器件（FPGA）的逻辑块或数据块。将一些在数字电路中常用但比较复杂的功能块设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了开发者的负担，避免重复劳动。IP核的高模块化和高可用性可以很显著的减少硬件结构的复杂度，而且其模块化和松耦合特性也使得其后的模拟硬件平台设计变得相对简单。

然而，在相应的软件研发过程中，当前的模拟平台对于SoC软件研发的支持，尤其是IP核模拟的支持，并不满足快速原型的特征，其面临的主要问题有以下几点。首先，IP核因为其知识产权特性，更多表现出一种黑盒特性，也就是说IP核通常只提供功能执行的结果而不提供详细的实现方法，这使得研发相应的模拟平台十分困难。其次，由于IP核的易用性，SoC芯片上所集成的IP核的数目也越来越多，最多甚至可以达到一百以上，探究并模拟这么大数量的IP核的行为显然是耗费相当多的时间和代价。再次，由于不同IP核的通讯接口各不相同，因而在使用这些不同的IP核时需要额外处理这些通讯接口，尤其是在同一个SoC芯片上集成这些IP核时，会有很大的时间和人力消耗。最后，集成新的IP核时通常会引入新的指令，而为了支持新指令，通常需要修改编译器工具链，这也需要大量的时间，甚至需要数月的努力才能完成。

发明内容

本发明的目的在于针对这些问题，设计一种面向SoC软件研发的全系统模拟平台，以支持新IP核的迅速集成使用和不涉及编译器修改的情况下新指令的扩展。