[发明专利]一种NOR闪存器件及其制备方法

说明书

本发明公开了一种NOR闪存器件及其制备方法，其中，NOR闪存器件，包括依次层叠的衬底、隧穿氧化层、浮栅层、介电层和控制栅层；至少一个贯穿控制栅层和介电层的浮栅过孔，浮栅过孔位于有源区，用于暴露出浮栅层，以引出浮栅电极；至少一个有源区阻挡结构，有源区阻挡结构设置于衬底和介电层之间，用于在对浮栅层的化学机械抛光工艺中，减少浮栅过孔暴露出的浮栅层的磨损。本发明的技术方案，通过增设有源区阻挡结构，可以有效的降低化学机械抛光工艺对其周围浮栅层的抛光速率，增加其周围浮栅层的厚度，可以避免由于浮栅层过薄而导致NOR闪存器件出现漏电或击穿的现象，提高了NOR闪存器件的可靠性。

技术领域

本发明实施例涉及半导体器件技术，尤其涉及一种NOR闪存器件及其制备方法。

背景技术

对于90/65nm节点及以下的传统工艺制作的浮栅(Floating Gate，FG)NOR闪存器件，为了增加高耐压电容单位面积的电容，提高芯片面积的利用率，降低成本，会引入一种叠层的氧化物层-氮化物层-氧化物层(Oxide-Nitride-Oxide，ONO)电容应用于高压电荷泵中。

图1是现有技术中的一种ONO电容的俯视结构示意图。图2是图1中沿A1-A2的剖面结构示意图。参见图1和图2，该ONO电容自下而上由硅衬底10-隧穿氧化(Tunnel Oxide，TO)层20-FG层30-ONO层41-控制栅(Control Gate，CG)层50构成。由于浮栅层30一般是由化学机械抛光(Chemical Mechanical Polishing，CMP)工艺形成，当所需的高压ONO电容面积较大时，CMP工艺会带来严重的凹陷，导致ONO电容的FG层30厚度整体偏薄，特别是在电容靠近硅衬底10的中央附近特别薄，如果ONO电容的FG层30引出接触电极60和金属硅化物70也刚好在中央附近时，由于在金属硅化物70的形成过程中总是不可避免地要消耗一定的FG层30，从而导致金属硅化物70可能直接接触或刺穿到下层的TO层20，进而使NOR闪存器件在高温、高压下容易产生漏电甚至击穿，可靠性严重下降。

一般来说，为了缓解该问题，一方面可以把FG层30的引出接触电极60和形成的金属硅化物70从电容的有源区1中央处移到边缘，这是因为形成FG层30的CMP的工艺特性会使有源区1边缘处的FG层30厚一些；另一方面可以把大面积的电容分成很多的小块电容并联起来用，这样也能增加FG层30的厚度。不过，前者虽然有所改善，但仍无本质提升；后者则需要浪费更多的芯片面积，与引入ONO电容的初衷相左。

发明内容

本发明提供一种NOR闪存器件及其制备方法，以实现提高NOR闪存器件可靠性的目的，解决因浮栅层过薄而导致NOR闪存器件漏电或击穿的问题。

第一方面，本发明提供了一种NOR闪存器件，包括依次层叠的衬底、隧穿氧化层、浮栅层、介电层和控制栅层；

至少一个贯穿所述控制栅层和所述介电层的浮栅过孔，所述浮栅过孔位于有源区，用于暴露出所述浮栅层，以引出浮栅电极；

至少一个有源区阻挡结构，所述有源区阻挡结构设置于所述衬底和所述介电层之间，用于在对所述浮栅层的化学机械抛光工艺中，减少所述浮栅过孔暴露出的所述浮栅层的磨损。

可选的，所述衬底靠近所述隧穿氧化层一侧的表面形成有至少一个浅沟槽，所述有源区阻挡结构的一部分填充于所述浅沟槽中，所述有源区阻挡结构对应所述介电层的部分与所述介电层相接触。

可选的，所述有源区阻挡结构为连续或间断的条形结构；

所述浮栅过孔的开口的长边沿第一方向延伸，所述有源区阻挡结构的长边沿第二方向延伸，所述第一方向与所述第二方向平行或相交。

可选的，所述第一方向与所述第二方向垂直，且对应所述有源区阻挡结构的区域与对应所述浮栅过孔的区域存在交叠。

可选的，对应所述有源区阻挡结构的区域与对应所述浮栅电极的区域无交叠。