[发明专利]一种抗单粒子加固的分频器电路

说明书

本发明适用于分频器技术领域，提供了一种抗单粒子加固的分频器电路。该分频器包括：加固的D触发器和加固的与非门。相较于现有技术，本发明通过对时序逻辑电路和组合逻辑电路进行加固，提高了分频器电路的抗单粒子效应能力。D触发器包括时钟输入电路、DCVSL型主锁存器、DCVSL型从锁存器、Quatro型数据存储单元和Muller‑C型输出缓冲单元，其中DCVSL型主锁存器、DCVSL型从锁存器和Muller‑C型输出缓冲单元均采用双模冗余加固，从而提高时序逻辑电路的抗单粒子翻转效应。与非门采用差分串联电压开关逻辑结构进行加固，提高组合逻辑电路的抗单粒子瞬态效应。本发明具有高共模抑制比、抗单粒子效应等优点。

技术领域

本发明属于分频器电路领域，涉及一种抗单粒子加固的分频器电路。

背景技术

随着航天、航空、核能等事业的飞速发展，越来越多的电子系统需要工作在辐射环境中。辐射环境下高能粒子穿透到电路芯片内部，并在穿透的路径上产生电离，电路的内部节点将吸收电离产生的电子或空穴而改变原有的工作状态，从而产生多种辐射效应，如单粒子效应、总剂量效应等。每种辐射效应都会影响芯片功能，进而使整个系统功能失效，严重时可能导致灾难性的事故。为了有效应对辐射环境中各种辐射效应对电路系统的影响，开展抗辐射集成电路加固技术的研究对保证航天、航空、核能事业稳步发展有着重大的意义。

单粒子效应是对单个器件的影响，其导致敏感结点处的电流或者是电压出现瞬时性的突变；总剂量效应则是大量粒子和光子对电路的累积事件，在整个辐射过程中高能粒子的能量淀积和对器件的损伤效应都将对整个电路产生影响。对于体硅技术而言，随着工艺的缩小，栅氧化层的厚度减小，总剂量效应对芯片的影响在逐渐减小，相反单粒子效应对航天设备中电子器件的影响却日益加剧。

分频器电路广泛应用于混合信号集成电路中，可将单一频率的时钟进行分频，产生具有不同频率的时钟信号。分频器主要由D触发器等时序逻辑电路，以及与非门等组合逻辑电路构成。时序逻辑电路对单粒子效应非常敏感，因此传统的分频器加固方法是对触发器进行加固。然而随着工作频率的提高，组合逻辑电路的单粒子敏感性逐渐超过时序逻辑电路，因此，仅对时序逻辑电路进行加固，已经无法满足高速分频器的抗单粒子需求。

发明内容

本发明实施例提供了一种抗单粒子加固的分频器电路，旨在解决现有技术中分频器的抗单粒子翻转能力不高的问题。

本发明实施例提供了一种抗单粒子加固的分频器电路，所述分频器包括：两个加固的D触发器和两个加固的与非门；

所述加固D触发器包括时钟输入电路、DCVSL型主锁存器、DCVSL型从锁存器、存储单元和Muller-C型输出缓冲单元，所述DCVSL型主锁存器、DCVSL型从锁存器和Muller-C型输出缓冲单元均采用双模冗余加固，从而提高时序逻辑电路的抗单粒子翻转效应；

所述加固与非门采用差分串联电压开关逻辑结构进行抗辐射加固，提高组合逻辑电路的抗单粒子瞬态效应。

所述分频器有三个输入端和一个输出端，三个所述输入端分别为时钟信号输入端FIN，模式选择端MC和MCN，输出端为分频信号输出端FOUT；

所述加固D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CK，数据输入端D和DN，输出端分别为信号输出端Q和QN；

所述加固与非门有四个输入端和两个输出端，四个所述输入端分别为A，AN，B和BN，两个所述输出端分别为AND和NAND。

所述的抗单粒子加固的分频器电路中，所述第一加固D触发器的DN端和D端分别与所述第二加固D触发器的Q端、QN端连接；所述第一加固D触发器的CK端与时钟输入端FIN端连接；所述第一加固D触发器的QN端和Q端分别与所述第一加固与非门的A端和AN端连接。