[发明专利]一种抗单粒子加固的分频器电路

权利要求书

1.一种抗单粒子加固的分频器电路，其特征在于，所述分频器包括：第一加固D触发器、第二加固D触发器、第一加固与非门、第二加固与非门；所述分频器具有时钟信号输入端FIN、第一模式选择端MC、第二模式选择端MCN三个输入端，输出端为分频信号输出端FOUT；所述第一加固D触发器的信号输出端Q和QN端分别与所述第一加固与非门的AN和A端相连，所述第一加固与非门的B和BN端分别与第一模式选择端MC和第二模式选择端MCN端相连，所述第一加固与非门的输出端AND和NAND端分别与所述第二加固与非门的AN和A端相连，所述第二加固与非门的输出端AND和NAND端分别与所述第二加固D触发器的数据输入端D和DN端相连，所述第二加固D触发器的信号输出端Q和QN端分别与所述第二加固与非门的B和BN端相连，同时与所述第一加固D触发器的数据输入端DN和D端相连，所述第一加固D触发器及所述第二加固D触发器的时钟信号输入CK端与所述分频器的时钟信号输入端FIN相连，所述第二加固D触发器的信号输出端Q端与所述分频器的分频信号输出端FOUT相连；

当第一模式选择端MC为低电平，第二模式选择端MCN为高电平时，所述分频器工作在二分频模式；当第一模式选择端MC为高电平，第二模式选择端MCN为低电平时，所述分频器工作在三分频模式；

所述第一加固D触发器、第二加固D触发器包括时钟输入电路，DCVSL型主锁存器，DCVSL型从锁存器，Quatro型数据存储单元，和Muller-C型输出缓冲单元，其中DCVSL型主锁存器和DCVSL型从锁存器，以及Muller-C型输出缓冲单元均采用空间冗余技术进行加固；所述第一加固与非门、第二加固与非门为DCVSL型与非门，降低单粒子脉冲在传播过程中的展宽；

所述分频器为全差分结构，具有较高的电源抑制比和抗噪声性能；所述分频器同时对时序逻辑电路D触发器，以及组合逻辑电路与非门进行抗单粒子加固，具有较强的抗辐射性能。

2.如权利要求1所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CK，数据输入端D和DN，输出端分别为信号输出端Q和QN；

所述加固D触发器中，时钟输入电路的输出与两个DCVSL型主锁存器和DCVSL型从锁存器的输入端连接，两个DCVSL型主锁存器的输出端分别与两个DCVSL型从锁存器的输入端，同时把两条路径各一个反相数据存储在Quatro型数据存储单元，最后DCVSL型从锁存器的输出端与Muller-C型输出缓冲单元连接。

3.如权利要求2所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器的时钟输入电路有一个输入端口CK和一个输出端口CKN，具体包括：第一PMOS管，第二PMOS管，第一NMOS管，第二NMOS管；

所述第一PMOS管与第一NMOS管的栅极互相连接，同时与输入端CK连接；所述第二PMOS管与第二NMOS管的栅极互相连接，同时与第一PMOS管和第一NMOS管的漏极互相连接；所述第二PMOS管与第二NMOS管的漏极互相连接，同时与输出端CKN连接；所述第一PMOS管和第二PMOS管的源极与电源VDD连接，第一NMOS管与第二NMOS管的源极与地连接。