[发明专利]半导体装置及其制造方法

说明书

本发明涉及半导体装置及其制造方法，以高精度检测图案化不良。半导体芯片具有在监视图案中包括的评价图案(VP1)。该评价图案(VP1)包括在x方向上相互对置的图案(P1)与图案(P2)。然后，图案(P1)由向x方向中的远离图案(P2)的方向突出的凸形状构成。

技术领域

本发明涉及半导体装置及其制造技术，例如涉及应用于图案化不良有可能明显化的微细化后的半导体装置而有效的技术。

背景技术

在国际公开WO2006－098023号(专利文献1)中，记载了关于被称为TEG(TestElement Group，测试元件组)的检查用电路、检查用图案的技术。

专利文献1：国际公开WO2006－098023号

发明内容

例如，在半导体装置中，为了实现高集成化、小型化，进行构成半导体装置的器件构造、布线构造的微细化。关于这点，如果半导体装置的微细化推进，则在使用光刻技术的图案化工序中，容易产生图案化不良。因此，期望高精度地检测伴随着半导体装置的微细化而明显化的图案化不良。

其它课题和新颖的特征将根据本说明书的叙述以及附图而变得明确。

一个实施方式中的半导体装置包括监视图案。该监视图案具有包括在第1方向上相互对置的第1图案与第2图案的评价图案。并且，第1图案由向第1方向中的远离第2图案的方向突出的凸形状构成。

根据一个实施方式，能够以高精度检测图案化不良。

附图说明

图1是示出实施方式1中的半导体芯片的布局结构的图。

图2是示出包括构成逻辑电路的晶体管的示意性的器件构造的剖视图。

图3是示出实施方式1中的半导体装置的制造工序的剖视图。

图4是示出接着图3的半导体装置的制造工序的剖视图。

图5是示出接着图4的半导体装置的制造工序的剖视图。

图6是示出接着图5的半导体装置的制造工序的剖视图。

图7是示出接着图6的半导体装置的制造工序的剖视图。

图8是示出接着图7的半导体装置的制造工序的剖视图。

图9是示出接着图8的半导体装置的制造工序的剖视图。

图10是示出形成布线的工序的流程的流程图。

图11是示出检查布线图案的图案化不良的工序的流程的流程图。

图12是示出关联技术中的监视图案的平面布局结构的示意图。

图13是作为评价图案而示出具有最小线宽度与最小空间宽度的“线和空间(lineand space)”的图案的照片。

图14是作为评价图案而示出按最小空间间隔形成的微细点图案的照片。

图15(a)是示出在最佳焦点处图案化后的电路图案的一部分的图，图15(b)是示出在焦点位置变动的状态下图案化后的电路图案的一部分的图。

图16是示出实施方式1中的监视图案的示意性的平面布局结构的图。

图17是放大地示出形成于图16的一部分区域的评价图案的示意图。

图18是放大地示出形成于图16的一部分区域的评价图案的示意图。

图19(a)是示出在最佳焦点处图案化后的电路图案的一部分的图，图19(b)是示出在最佳焦点处图案化后的第1评价图案的图，图19(c)是示出在最佳焦点处图案化后的第2评价图案的图。