[发明专利]半导体存储装置

说明书

半导体存储装置。一种半导体存储装置包括：外围电路元件，其设置在下基板上方；上基板，其设置在部分覆盖所述外围电路元件的层间介电层上方；存储单元阵列，其包括在垂直于所述上基板的顶表面的第一方向上延伸的沟道结构以及堆叠在所述上基板上方以围绕所述沟道结构的多条栅极线；和多个晶体管，其将所述栅极线电联接到所述外围电路元件。所述晶体管包括：栅极，所述栅极设置在所述层间介电层上方并且设置为在所述第一方向上与所述存储单元阵列交叠；多个垂直沟道，所述多个垂直沟道在所述第一方向上穿过所述栅极并且分别电联接到所述栅极线；和栅极介电层，所述栅极介电层设置在所述垂直沟道和所述栅极之间。

技术领域

各种实施方式总体上涉及半导体存储装置，并且更具体地，涉及具有改进的三维结构的能够减小半导体器件的整体尺寸的半导体存储装置。

背景技术

随着用于提高具有在基板上以单层形成存储单元的二维结构的半导体存储装置的集成度的努力达到极限，已经提出了具有存储单元被三维地布置在基板上以提高集成度的三维结构的半导体存储装置。

随着这种三维半导体存储装置中的集成度增加，用于将存储单元联接到外围电路元件的晶体管的数量增大，并且由此占用的面积也增大。

发明内容

在实施方式中，一种半导体存储装置可以包括：外围电路元件，所述外围电路元件设置在下基板上方；上基板，所述上基板设置在部分覆盖所述外围电路元件的层间介电层上方；存储单元阵列，所述存储单元阵列包括在垂直于所述上基板的顶表面的第一方向上延伸的沟道结构以及堆叠在所述上基板上方以围绕所述沟道结构的多条栅极线；和多个晶体管，所述多个晶体管将所述栅极线电联接到所述外围电路元件。所述晶体管可以包括：栅极，所述栅极设置在所述层间介电层上方并且被设置为在所述第一方向上与所述存储单元阵列交叠；多个垂直沟道，所述多个垂直沟道在所述第一方向上穿过所述栅极并且分别电联接到所述栅极线；和栅极介电层，所述栅极介电层设置在所述垂直沟道和所述栅极之间。

在实施方式中，一种半导体存储装置可以包括：外围电路元件，所述外围电路元件设置在下基板上方；上基板，所述上基板设置在覆盖所述外围电路元件的层间介电层上方；存储单元阵列，所述存储单元阵列包括在垂直于所述上基板的顶表面的第一方向上延伸的沟道结构、堆叠在所述上基板上方以围绕所述沟道结构的多条栅极线以及联接到所述沟道结构的位线；和晶体管，所述晶体管将所述位线电联接到所述外围电路元件。所述晶体管可以包括：栅极，所述栅极设置在所述层间介电层上方并且被设置为在所述第一方向上与所述存储单元阵列交叠；垂直沟道，所述垂直沟道在所述第一方向上穿过所述栅极并且电联接到所述位线；和栅极介电层，所述栅极介电层设置在所述垂直沟道和所述栅极之间。

在实施方式中，一种半导体存储装置可以包括：外围电路元件，所述外围电路元件设置在下基板上方；层间介电层，所述层间介电层形成在所述下基板上方，并且覆盖所述外围电路元件；上基板，所述上基板设置在所述层间介电层上方；存储单元阵列，所述存储单元阵列堆叠在所述上基板上方；和晶体管，所述晶体管设置在所述存储单元阵列和所述外围电路元件之间。所述晶体管可以包括：栅极，所述栅极设置与所述上基板相同的层处并且被设置为在所述第一方向上与所述存储单元阵列交叠；垂直沟道，所述垂直沟道在所述第一方向上穿过所述栅极；和栅极介电层，所述栅极介电层设置在所述垂直沟道和所述栅极之间。所述上基板和所述栅极可以以平面的方式设置在所述层间介电层的顶表面上方。

从以下结合附图的详细描述中，本发明的这些和其它特征和优点对于本发明领域的普通技术人员将变得更加明显。

附图说明

图1是示出根据实施方式的半导体存储装置的示例的表示的框图。

图2是示出图1中示出的存储块中的一个的示例的表示的电路图。

图3是示出根据本发明的实施方式的半导体存储装置的存储块和行解码器的示例性示意配置的电路图。

图4是示出根据实施方式的半导体存储装置的示例的表示的截面图。