[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供衬底和凸出于所述衬底的鳍部，所述鳍部的数量至少为两个，所述鳍部露出的所述衬底上具有隔离层，所述隔离层覆盖所述鳍部部分侧壁，所述隔离层上具有横跨所述鳍部的伪栅，所述伪栅覆盖所述鳍部的部分顶部和部分侧壁；在所述隔离层上形成介质层，所述介质层覆盖所述伪栅侧壁；去除部分所述伪栅，露出部分数量个鳍部的部分顶部，在所述介质层内形成贯穿所述介质层厚度的开口；形成填充满所述开口的绝缘层。本发明能够在多个可形成沟道区的位置的基础上形成沟道区数量符合要求的半导体结构，从而可简化形成特定数量的沟道区的半导体结构的工艺过程。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着集成电路特征尺寸持续减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极之间的距离也随之缩短，导致栅极对沟道的控制能力变差，短沟道效应(SCE：short-channel effects)更容易发生。

鳍式场效应晶体管(FinFET)在抑制短沟道效应方面具有突出的表现，FinFET的栅极至少可以从两侧对鳍部进行控制，因而与平面MOSFET相比，FinFET的栅极对沟道的控制能力更强，能够很好的抑制短沟道效应。

但是，现有技术中形成半导体结构的工艺方法仍有待改善。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，能够在多个可形成沟道区的位置的基础上形成沟道区数量符合要求的半导体结构，从而可简化形成特定数量的沟道区的半导体结构的工艺方法。

为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供衬底和凸出于所述衬底的鳍部，所述鳍部的数量至少为两个，所述鳍部露出的所述衬底上具有隔离层，所述隔离层覆盖所述鳍部部分侧壁，所述隔离层上具有横跨所述鳍部的伪栅，所述伪栅覆盖所述鳍部的部分顶部和部分侧壁；在所述隔离层上形成介质层，所述介质层覆盖所述伪栅侧壁；去除部分所述伪栅，露出部分数量个鳍部的部分顶部，在所述介质层内形成贯穿所述介质层厚度的开口；形成填充满所述开口的绝缘层。

可选的，所述鳍部包括第一鳍部和与所述第一鳍部相邻的第二鳍部；所述伪栅包括覆盖所述第一鳍部部分顶部及侧壁的伪栅第一部分和覆盖所述第二鳍部部分顶部及侧壁的伪栅第二部分；在去除部分所述伪栅的步骤中，去除所述伪栅第二部分，保留所述伪栅第一部分。

可选的，去除所述伪栅第二部分的工艺方法包括：形成覆盖所述伪栅第一部分顶部的光刻胶层，所述光刻胶层露出所述伪栅第二部分顶部；以所述光刻胶层为掩膜，去除所述伪栅第二部分；去除所述光刻胶层。

可选的，形成所述介质层前，还包括：在所述伪栅两侧的所述第一鳍部内形成第一凹槽；在所述伪栅两侧的所述第二鳍部内形成第二凹槽；形成填充满位于所述伪栅同侧的第一凹槽及第二凹槽的应力层。

可选的，采用选择性外延生长工艺形成所述应力层。

可选的，所述第一鳍部和第二鳍部的间距为30nm～40nm。

可选的，形成所述绝缘层后，还包括：去除所述伪栅第二部分，在所述介质层内形成贯穿所述介质层厚度的通孔；形成填充满所述通孔的栅极。

可选的，所述鳍部还包括与所述第二鳍部相邻的第三鳍部，所述第二鳍部位于所述第一鳍部及所述第三鳍部之间；所述伪栅还包括覆盖所述第三鳍部部分顶部及侧壁的伪栅第三部分；在去除部分所述伪栅的过程中，去除所述伪栅第三部分或保留所述伪栅第三部分。

可选的，所述开口露出所述部分数量个鳍部的部分顶部及部分侧壁；形成所述开口后，且在形成所述绝缘层前，还包括：去除高于所述隔离层顶部的所述鳍部，使剩余所述鳍部顶部与所述隔离层顶部齐平。