[发明专利]半导体器件与其制作方法

说明书

本申请提供了一种半导体器件与其制作方法。该半导体器件包括：衬底；鳍片背栅，位于衬底的部分表面上；隔离介质层，设置在衬底以及鳍片背栅的表面上；栅介质层，设置在隔离介质层的远离衬底的表面上；二维材料层，设置在栅介质层的远离隔离介质层的表面上；两个电极，设置在二维材料层的远离栅介质层表面上，且鳍片背栅的两侧分别设置有一个电极。该半导体器件中，且采用二维材料层作为导电沟道，使得器件的寄生电阻较小且响应速度较快；并且采用鳍片作为背栅，由于鳍片背栅可以由侧墙转移光刻技术形成，其尺寸小于一般的光刻图形的尺寸，能够达到亚10纳米，使得该器件中的导电沟道较短，源漏之间的寄生电容较小，保证了器件具有较好的性能。

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体器件与其制作方法。

背景技术

CMOS集成电路微缩持续发展，器件结构从二维平面结构(2D planar)到三维的鳍式场效应晶体管(3D Fin Field Effect Transisitor，简称3D Fin FET)，再到三维水平结构的环栅纳米线场效应晶体管(3D Lateral Gate-All-Around Nanowire Field EffectTransisitor简称3D Lateral NW FET)和三维垂直结构的环栅纳米线场效应晶体管(3DVertical Gate-All-Around Nanowire Field Effect Transisitor，简称3D Vertical NWFET或垂直纳米线晶体管)，又到二维原子材料(2DM)的沟道器件。

二维材料具有诸多的优势，包括：本征有效迁移率高，可以从物理机制上提高器件的性能和本征频率；载流子的浓度大，大于5E12cm^-2，因而可充分导电，并降低寄生电阻；天然的二维结构具有很低的表面粗糙度，进而可抑制迁移率退化；具有合适的带隙和带边，从而降低器件的本征沟道漏电，制作CMOS规模电路；本征表面无悬挂键，进而降低了表面载流子散射和栅界面态，制造出高质量的场效应栅控器件；结构超薄，可实现三维多栅结构控制纳米沟道短沟道效应，进而得到强栅控的结构。

2DM器件分为两大类：背栅器件与顶栅器件。它们通常具有较长的沟道长度，栅极与源漏之间存在较大的寄生电容，并且二者的制作方法与主流的CMOS工艺不兼容。

发明内容

本申请的主要目的在于提供一种半导体器件与其制作方法，以解决现有技术中2DM器件的栅极与源漏之间存在较大的寄生电容的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件，该半导体器件包括：衬底；鳍片背栅，位于上述衬底的部分表面上；隔离介质层，设置在上述衬底以及上述鳍片背栅的表面上；栅介质层，设置在上述隔离介质层的远离上述衬底的表面上；二维材料层，设置在上述栅介质层的远离上述隔离介质层的表面上；两个电极，设置在上述二维材料层的远离上述栅介质层表面上，且上述鳍片背栅的两侧分别设置有一个上述电极。

进一步地，上述隔离介质层的远离上述衬底的表面与上述鳍片背栅的远离上述衬底的表面平齐。

进一步地，上述二维材料层的材料选自石墨烯、硅烯、锗烯、石墨炔、黑磷、MoS₂、WS₂、ZrS₂、SnS₂、PtSe₂、InSe、h-BN、GaSe与WSe₂中的一种或多种。

进一步地，上述鳍片背栅为纳米级的鳍片背栅。

进一步地，上述衬底与上述鳍片背栅为一体结构，优选上述一体结构的材料为硅。