[发明专利]锁存器电路及集成电路

说明书

本发明实施例提供一种锁存器电路及集成电路，包括输入逻辑组合单元、锁存器单元、输出逻辑组合单元和模式控制单元，输入逻辑组合单元包括功能信号输入端、测试信号输入端和输入端组，输入逻辑组合单元通过输入端组以及模块控制单元中与输入端组对应的输出端组与模式控制单元连接；输入逻辑组合单元在模式控制单元的控制下输出功能信号或测试信号；输入逻辑组合单元的输出端与锁存器单元的输入端连接；锁存器单元的第一输出端与输出逻辑组合单元的第一输出单元连接；锁存器单元的第二输出端与输出逻辑组合单元的第二输出单元连接。在保证锁存器具有可测性的前提下提高锁存器的性能。

技术领域

本发明实施例涉及锁存器技术领域，尤其涉及一种锁存器电路及集成电路。

背景技术

锁存器是数字电路中的一种时序存储单元，它们可以在特定输入脉冲电平作用下改变状态。其中，高电平锁存器在高电平下输出随输入改变，在低电平下输出保持不变；低电平锁存器在低电平下输出随输入改变，在高电平下输出保持不变。

在实际应用过程中，为了保证锁存器可以正常工作，需要对锁存器进行测试。而随着电子电路集成度的提高，电路愈加复杂，例如，一个电路中可能包括很多个锁存器等时序器件，使得对电子电路的测试过程更加复杂。在现有技术中，通常在锁存器中增加测试电路，以实现对锁存器进行测试，并在锁存器相同的节点输出功能结果和测试结果。然而，在通过相同的节点输出功能结果和测试结果时，功能结果和测试结果的输出可能会相互影响，使得功能输出的负载电容较大，进而降低功能输出的速度，使得锁存器的性能较差。

发明内容

本发明实施例提供一种锁存器电路及集成电路，在保证锁存器具有可测性的前提下提高锁存器的性能。

第一方面，本发明实施例提供一种可测性锁存器电路，包括：输入逻辑组合单元、锁存器单元、输出逻辑组合单元和模式控制单元，其中，

所述输入逻辑组合单元包括功能信号输入端、测试信号输入端和输入端组，所述输入逻辑组合单元通过所述输入端组以及所述模块控制单元中与所述输入端组对应的输出端组与所述模式控制单元连接；所述输入逻辑组合单元在所述模式控制单元的控制下输出功能信号或测试信号；所述输入逻辑组合单元的输出端与所述锁存器单元的输入端连接；

所述锁存器单元的第一输出端与所述输出逻辑组合单元的第一输出单元连接，所述第一输出单元的输出端输出所述测试信号对应的测试结果；

所述锁存器单元的第二输出端与所述输出逻辑组合单元的第二输出单元连接，所述第二输出单元的输出端输出所述功能信号对应的功能结果，所述锁存器单元的第一输出端和第二输出端的相位不同。

在一种可能的实施方式中，所述模式控制单元包括第一输出端和第二输出端，所述输入逻辑组合单元包括第一与门、第二与门、以及或门，其中，

所述第一与门包括所述测试信号输入端、以及所述输入端组中的第一输入端，所述输入端组中的第一输入端与所述模式控制单元的输出端组中的第一输出端连接；

所述第二与门包括所述功能信号输入端、以及所述输入端组中的第二输入端，所述输入端组中的第二输入端与所述模式控制单元的输出端组中的第二输出端连接，所述模式控制单元的输出端组的第一输出端和第二输出端输出信号的相位相反；

所述第一与门的输出端与所述或门的第一输入端连接，所述第二与门的输出端分别与所述或门的第二输入端连接；

所述或门的输出端与所述锁存器单元的输入端连接。

在另一种可能的实施方式中，所述输出逻辑组合单元的第一输出单元包括第一反相器，其中，

所述第一反相器的输入端与所述锁存器单元的第一输出端连接；

所述第一反相器的输出端输出所述测试结果。