[发明专利]锁存器电路及集成电路

权利要求书

1.一种锁存器电路，其特征在于，包括：输入逻辑组合单元、锁存器单元、输出逻辑组合单元和模式控制单元，其中，

所述输入逻辑组合单元包括功能信号输入端、测试信号输入端和输入端组，所述输入逻辑组合单元通过所述输入端组以及所述模式控制单元中与所述输入端组对应的输出端组与所述模式控制单元连接；所述输入逻辑组合单元在所述模式控制单元的控制下输出功能信号或测试信号；所述输入逻辑组合单元的输出端与所述锁存器单元的输入端连接；

所述锁存器单元的第一输出端与所述输出逻辑组合单元的第一输出单元连接，所述第一输出单元的输出端输出所述测试信号对应的测试结果；

所述锁存器单元的第二输出端与所述输出逻辑组合单元的第二输出单元连接，所述第二输出单元的输出端输出所述功能信号对应的功能结果，所述锁存器单元的第一输出端和第二输出端的相位不同；

所述模式控制单元包括第一输出端和第二输出端，所述输入逻辑组合单元包括第一与门、第二与门、以及或门，其中，

所述第一与门包括所述测试信号输入端、以及所述输入端组中的第一输入端，所述输入端组中的第一输入端与所述模式控制单元的输出端组中的第一输出端连接；

所述第二与门包括所述功能信号输入端、以及所述输入端组中的第二输入端，所述输入端组中的第二输入端与所述模式控制单元的输出端组中的第二输出端连接，所述模式控制单元的输出端组的第一输出端和第二输出端输出信号的相位相反；

所述第一与门的输出端与所述或门的第一输入端连接，所述第二与门的输出端分别与所述或门的第二输入端连接；

所述或门的输出端与所述锁存器单元的输入端连接。

2.根据权利要求1所述的锁存器电路，其特征在于，所述输出逻辑组合单元的第一输出单元包括第一反相器，其中，

所述第一反相器的输入端与所述锁存器单元的第一输出端连接；

所述第一反相器的输出端输出所述测试结果。

3.根据权利要求2所述的锁存器电路，其特征在于，所述输出逻辑组合单元的第一输出单元还包括与非门，其中，

所述与非门的第一输入端与所述锁存器单元的第一输出端连接，所述与非门的第二输入端与所述模式控制单元的第一输出端连接；

所述与非门的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端输出所述测试结果。

4.根据权利要求1所述的锁存器电路，其特征在于，所述输出逻辑组合单元的第二输出单元包括第二反相器，其中，

所述第二反相器的输入端与所述锁存器单元的第二输出端连接；

所述第二反相器的输出端输出所述功能结果。

5.根据权利要求1所述的锁存器电路，其特征在于，所述锁存器单元包括第一传输门、第二传输门、第三反相器和时钟单元，其中，

所述第一传输门的输入端与所述输入逻辑组合单元的输出端连接，所述第一传输门的控制端与所述时钟单元的第一输出端连接；

所述第一传输门的输出端分别与所述第二输出单元的输入端和所述第三反相器的输入端连接；

所述第三反相器的输出端与所述第一输出单元的输入端连接；

所述第二传输门的输入端分别与所述第三反相器的输出端和所述第一输出单元的输入端连接，所述第二传输门的控制端与所述时钟单元的第二输出端连接，所述时钟单元的第一输出端和第二输出端输出信号的相位相反，所述第二传输门的输出端与所述第二输出单元的输入端连接。

6.根据权利要求5所述的锁存器电路，其特征在于，所述锁存器单元的第一输出端为所述第三反相器的输出端。

7.根据权利要求5所述的锁存器电路，其特征在于，所述锁存器单元的第二输出端为所述第一传输门的输出端或所述第二传输门的输出端。

8.根据权利要求5所述的锁存器电路，其特征在于，所述第一传输门为互补金属氧化物半导体CMOS传输门，和/或，所述第二传输门为CMOS传输门。

9.一种集成电路，其特征在于，包括第一锁存器电路第二锁存器电路、功能路径和扫描链，所述第一锁存器电路与所述第二锁存器电路为权利要求1-8任一项所述的锁存器电路，其中，

所述第一锁存器电路的输出逻辑组合单元的第一输出端与所述扫描链的输入端连接，所述扫描链的输出端与所述第二锁存器电路的输入逻辑组合单元的测试信号输入端连接；

所述第一锁存器电路的输出逻辑组合单元的第二输出端与所述功能路径的输入端连接，所述功能路径的输出端与所述第二锁存器电路的输入逻辑组合单元的功能信号输入端连接。