[发明专利]一种SRAM存储器

说明书

本发明公开了一种SRAM存储器，包括跟踪时钟发生器以及对称分布的两个SRAM阵列，每个SRAM阵列的上部均设有一跟踪行，外侧均设有一跟踪列，每个SRAM阵列的上方位于跟踪行的外侧设有一时序追踪单元dummy cell，每个SRAM阵列的下方设有一dummy SA读出放大器，跟踪时钟发生器的输出端INTERNAL‑CLK分别经两条穿过跟踪行的跟踪字线与两侧的时序追踪单元dummy cell连接，每个时序追踪单元dummy cell经一条穿过跟踪列的跟踪位线与dummy SA读出放大器连接，dummy SA读出放大器的输出端经一判决器连接到跟踪时钟发生器的输入端，还包括基于dummy SA读出放大器的PBTI保护电路。本发明不仅能降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。

技术领域

本发明涉及集成电路领域，具体涉及一种SRAM存储器。

背景技术

近年来，静态随机存储器(SRAM)因为它的速度快、系统设计简单等优点，得到了大量而广泛的应用。SRAM单元通常是一个6晶体管单元，该晶体管单元具有两个相连的反相器以形成锁存器。只要有能量持续供给器件，横向交叉连接的反相器将一直维持存储的数据，而不需要通过被刷新来保持数据。

SRAM存储单元都有一根字线，以及相位相反的两根位线。两根位线连接在小信号差分读出放大器上。当SRAM进行读操作时，两根位线开始都是预充为高电平。当有字线电压上升到激活电平时，与该字线相连的SRAM存储单元被选中，其传输管被激活，将位线与存储单元连接。此时，其中一个位线放电，电平开始下降至低电平，于是，两根位线便会产生一个小信号差分电压差。读出放大器可以迅速的确定位线上的值并且提供完全逻辑电平输出。因为位线上可以被正确地感应到的差分电压差仅由几百毫伏。不必将SRAM读取周期延长至将位线对中的较低的位线完全放电所需的全部时间，所以SRAM读取周期可以缩短。另外，因为没有完全放电，所以减小了读操作功耗的损耗。上述读取时间都由跟踪时序电路来决定。为了提高存储器的集成度，尽量缩小存储单元的面积，从而通常存储单元会使用比外围MOS更小的间距来摆放。节省了面积但增加了出现失效MOS的概率。为了提高失效存储单元导致整个存储芯片良率，通常使用冗余机制来修正，但对于跟踪电路中的模拟存储单元通常没有冗余机制。

因此传统的SRAM跟踪方案如图1所示，包括SRAM阵列，一个跟踪时钟发生器，一个跟踪行，一个时序追踪单元dummy cell，一个跟踪列，一个dummy读出放大器。其中时序追踪单元dummy cell是一个特殊的存储单元，可存储预先设定的逻辑状态。由跟踪时钟发生器发送一个内部时钟信号，以启动穿过跟踪行的TWL上的跟踪字信号，跟踪行时间延迟，传输到时序追踪单元dummy cell时，由时序追踪单元dummy cell启动穿过跟踪列的TBL上的跟踪位信号，跟踪列时间延迟，由特定读出放大器dummy SA读出，且dummy SA发送一个复位信号给跟踪时钟发生器，表示本次读操作跟踪过程结束。

类似传统跟踪方案的，中国专利CN 102637452 A提出了一种用于存储器的跟踪方案，并公开了具有用于读取跟踪电路的存储器。该电路可以对存储器读操作延迟进行有效的跟踪，该方案只能针对一侧的字线和位线进行跟踪。传统SRAM存储单元出现失效可以通过冗余机制修复，如果是跟踪机制失效就没有补救办法。

发明内容

本发明的发明目的是提供一种SRAM存储器，采用两条追踪路径，以降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。