[发明专利]一种SRAM存储器

权利要求书

1.一种SRAM存储器，其特征在于：其包括跟踪时钟发生器以及对称分布于跟踪时钟发生器的输出端INTERNAL-CLK两侧的两个SRAM阵列，每个所述SRAM阵列包括成行和成列设置的SRAM位单元，每个所述SRAM阵列的上部均设有一跟踪行，每个所述SRAM阵列的外侧均设有一跟踪列，每个所述SRAM阵列的上方位于跟踪行的外侧设有一用于启动跟踪位线信号的时序追踪单元dummy cell，每个所述SRAM阵列的下方设有一dummy SA读出放大器，所述跟踪时钟发生器的输出端INTERNAL-CLK分别经两条跟踪字线与两侧的时序追踪单元dummycell连接，每条所述跟踪字线穿过一跟踪行，每个所述时序追踪单元dummy cell经一条跟踪位线与dummy SA读出放大器连接，每条所述跟踪位线穿过一跟踪列，所述dummy SA读出放大器的输出端连接到一判决器的输入端，所述判决器的输出端连接到跟踪时钟发生器的输入端，

还包括基于dummy SA读出放大器的PBTI保护电路；

所述dummy SA读出放大器包括串联的PMOS管M1和NMOS管M2，所述PBTI保护电路包括传输门、反相器INV1、NMOS管M3和M4，

所述PMOS管M1的漏极与NMOS管M2的漏极相连，并作为dummy SA读出放大器的输出端，所述PMOS管M1的源极连接VDD，栅极连接控制输入信号TBL；所述NMOS管M2的源极连接VSS，栅极连接传输门的右端；所述NMOS管M3的源极连接VSS，栅极连接控制输入信号TBL，漏极连接dummy SA读出放大器的输出端；所述NMOS管M4的源极连接GND，栅极分别连接到使能信号输入端EN和传输门的下端，漏极连接传输门的右端；所述传输门的左端连接控制输入信号TBL，上端连接控制信号ENB；所述反相器INV1的输入端连接输入使能信号EN，输出端连接输出控制信号ENB。

2.根据权利要求1所述的SRAM存储器，其特征在于：所述判决器是一个或门。