[发明专利]半导体存储装置及存储器系统

说明书

本发明提供可缩短写入动作所花费的时间的半导体存储装置及存储器系统。半导体存储装置包含：第1及第2平面；第1锁存电路，保存从外部输入的页面；第2锁存电路，保存从第1锁存电路传输且含第1比特的页面；第3锁存电路，保存从第1锁存电路传输且含第2比特的页面；第4锁存电路，保存从外部输入的页面；第5锁存电路，保存从第4锁存电路传输且含第1比特的页面；第6锁存电路，保存从第4锁存电路传输且含第2比特的页面；及控制电路，控制写入动作。控制电路在执行第1处理的同时并行执行第2处理，第1处理是从外部接收含第1指令、地址、数据及第2指令的第1指令序列，第2处理是从第1锁存电路向第2锁存电路或第3锁存电路传输数据。

[相关申请]

本申请享有以日本专利申请2017-174033号(申请日：2017年9月11日)为基础申请的优先权。本申请通过参照所述基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置及存储器系统。

背景技术

作为半导体存储装置的一种，已知有NAND型闪速存储器。另外，已知一种具备3维积层的多个存储单元的NAND型闪速存储器。

发明内容

实施方式提供一种可缩短写入动作所花费的时间的半导体存储装置及存储器系统。

实施方式的半导体存储装置具备：第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；第1锁存电路，对应所述第1平面设置，保存从外部输入且包含数据列的页面；第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；第4锁存电路，对应所述第2平面设置，保存从外部输入的页面；第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页面；第6锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含2比特的页面；及控制电路，控制写入动作。所述控制电路在执行第1处理的同时并行执行第2处理，所述第1处理是从外部接收包含第1指令、地址、数据、及第2指令的第1指令序列，所述第2处理是从所述第1锁存电路向所述第2锁存电路或所述第3锁存电路传输数据。

实施方式的存储器系统具备：半导体存储装置与控制所述半导体存储装置的存储器控制器。所述半导体存储装置包含：第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；第1锁存电路，对应所述第1平面设置，保存从所述存储器控制器输入且包含数据列的页面；第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；第4锁存电路，对应所述第2平面设置，保存从所述存储器控制器输入的页面；第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页面；第6锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第2比特的页面；及控制电路，控制写入动作。所述存储器控制器将包含第1指令、地址、数据、及第2指令的指令序列发送到所述半导体存储装置，所述控制电路在执行从所述存储器控制器接收所述指令序列的第1处理的同时，并行执行第2处理，所述第2处理是从所述第1锁存电路向所述第2锁存电路或所述第3锁存电路传输数据。

附图说明

图1是第1实施方式的存储器系统的框图。

图2是图1所示的NAND型闪速存储器的框图。

图3是存储单元阵列所包含的平面PB的框图。

图4是平面PB所包含的功能块BLK的电路图。

图5是功能块BLK的一部分区域的截面图。