[发明专利]箝位电路

说明书

本发明公开了一种箝位电路，第一PMOS晶体管的源极与电源电压端VDD相连接，第一电阻至第四电阻依次串联后连接在第一PMOS晶体管的漏极与地之间，第一电阻与第二电阻的连接端作为电路的输出端VRG，第二电阻与第三电阻的连接端与所述运算放大器的反向输入端相连接，运算放大器的正向输入端输入电压VREF，运算放大器的输出端与所述PMOS晶体管的栅极相连接；所述NMOS晶体管和第二PMOS晶体管相串联，该NMOS晶体管的漏极与所述电路的输出端VRG相连接，其栅极与电源电压端VDD相连接；第二PMOS晶体管的漏极接地，其栅极与第三电阻和第四电阻的连接端相连接。本发明能够保证系统正常工作。

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种箝位电路。

背景技术

箝位电路是一种常用的电子电路，其作用就是将输入电压变成峰值钳制在某一预定的电平上的输出电压，而不改变输入信号的波形。

图1所示的是一种现有的箝位电路，其由一个运算放大器I0，一个PMOS晶体管MP0，三个电阻R1～R3组成。运算放大器I0的正向输入端输入电压VREF(请注意：该VREF是否应该有一个具体的名称，如参考电压)；运算放大器I0的输出端与PMOS晶体管MP0栅极相连接，PMOS晶体管MP0的源极与电源电压端VDD相连接，PMOS晶体管MP0的漏极与电阻R1的一端相连接，电阻R1的另一端与电阻R2的一端相连接，且其连接端作为电路的输出端VRG；电阻R2的另一端与电阻R3的一端及运算放大器I0的反向输入端相连接。电阻R3的另一端接地。

上述箝位电路通过PMOS管MP0和运算放大器I0，将VRG稳压至于x*VREF，其中，1<x<2，“*”表示乘号。当电源电压VDD上由于噪声产生的纹波时，由于运算放大器I0的反应速度比较慢，反馈不起作用，输出电压VRG会随着电源电压VDD产生同样的纹波，并可能会超过电路能容忍的最大值Vmax(结合图2所示)，造成电路不工作。

发明内容

本发明要解决的技术问题是提供一种箝位电路，能够保证系统正常工作。

为解决上述技术问题，本发明的箝位电路，由一运算放大器，两个PMOS晶体管，四个电阻，一个NMOS晶体管组成；

第一PMOS晶体管的源极与电源电压端VDD相连接，第一电阻至第四电阻依次串联后连接在第一PMOS晶体管的漏极与地之间，第一电阻与第二电阻的连接端作为电路的输出端VRG，第二电阻与第三电阻的连接端与所述运算放大器的反向输入端相连接，运算放大器的正向输入端输入电压VREF，运算放大器的输出端与所述PMOS晶体管的栅极相连接；

所述NMOS晶体管和第二PMOS晶体管相串联，该NMOS晶体管的漏极与所述电路的输出端VRG相连接，其栅极与电源电压端VDD相连接；第二PMOS晶体管的漏极接地，其栅极与第三电阻和第四电阻的连接端相连接。

采用本发明的箝位电路灵活可控，易于调节，能够保证系统正常工作。当电源电压VDD的纹波较高时，输出电压VRG也会随着抖动，当输出电压VRG超过一定的值时，所述NMOS晶体管和第二PMOS晶体管会开启，从而起到对输出电压VRG箝位的功能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1是现有的箝位电路原理图；

图2是图1的波形图；

图3是改进后的箝位电路原理一实施例原理图；

图4是图3的波形图。

具体实施方式

为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述。