[发明专利]箝位电路

权利要求书

1.一种箝位电路，其特征在于：由一运算放大器，两个PMOS晶体管，四个电阻，一个NMOS晶体管包括；

第一PMOS晶体管的源极与电源电压端VDD相连接，第一电阻至第四电阻依次串联后连接在第一PMOS晶体管的漏极与地之间，第一电阻与第二电阻的连接端作为电路的输出端VRG，第二电阻与第三电阻的连接端与所述运算放大器的反向输入端相连接，运算放大器的正向输入端输入电压VREF，运算放大器的输出端与所述PMOS晶体管的栅极相连接；

所述NMOS晶体管和第二PMOS晶体管相串联，该NMOS晶体管的漏极与所述电路的输出端VRG相连接，其栅极与电源电压端VDD相连接；第二PMOS晶体管的漏极接地，其栅极与第三电阻和第四电阻的连接端相连接。

2.如权利要求1所述的电路，其特征在于：通过所述第二PMOS晶体管的箝位作用，将输出电压VRG的最大值，箝位至Vrp+Vtp；其中，Vrp为所述第三电阻和第四电阻的连接端的电压，Vtp为第二PMOS晶体管的阈值电压。

3.如权利要求1所述的电路，其特征在于：所述NMOS晶体管作用是保证当电源电压VDD在纹波下比较高的时候，箝位电路才工作，正常工作时，VDD＜Vtn+Vtp+Vrp，NMOS晶体管关断，箝位电路不起作用；

其中，Vtn为所述NMOS晶体管的阈值电压，Vtp为所述第二PMOS晶体管的阈值电压，Vrp为所述第三电阻和第四电阻的连接端的电压。

4.如权利要求1-3任一所述的电路，其特征在于：当输出电压VRG超过VRp+Vtp时，所述NMOS晶体管和第二PMOS晶体管导通，将输出电压VRG的电荷泄放，使得输出电压VRG被箝位至Vrp+Vtp，这样输出电压VRG的电压不超过最大值Vmax，而保证系统正常工作；其中，Vrp为所述第三电阻和第四电阻的连接端的电压，Vtp为第二PMOS晶体管的阈值电压。