[发明专利]半导体存储装置

说明书

实施方式提供一种存储单元晶体管的集成度较高且配线层的电阻值较低的半导体存储装置。实施方式的半导体存储装置具备：第一及第二绝缘板；积层体，设置在第一绝缘板与第二绝缘板之间，且为绝缘层与配线层交替积层而成；及半导体部件。配线层具有：第一配线部，与第一绝缘板相接；第二配线部，与第二绝缘板相接；第三配线部；第四配线部；以及第五配线部及第六配线部，与第一绝缘板及第二绝缘板相隔，在与第一绝缘板及第二绝缘板相同的方向延伸。第五配线部经由第三配线部而与第一配线部连接，且与第二配线部绝缘。第六配线部经由第四配线部而与第二配线部连接，且与第一配线部绝缘。半导体部件配置在第五配线部与第六配线部之间。

[相关申请案]

本申请案享有以日本专利申请案2017-178712号(申请日：2017年9月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及半导体存储装置。

背景技术

近年来，提出有使存储单元立体集成而成的积层型半导体存储装置。在积层型半导体存储装置中，使配线层与绝缘层交替积层而形成积层体，在该积层体内设置沿积层方向延伸的半导体部件，且在配线层与半导体部件之间设置电荷储存部件。由此，在配线层与半导体部件的每一交叉部分形成有存储单元晶体管。在该积层型半导体存储装置中，当为了提高存储单元晶体管的集成度而提高半导体部件的排列密度时，存在配线层的电阻值增加的问题。

发明内容

实施方式提供存储单元晶体管的集成度较高且配线层的电阻值较低的半导体存储装置。

实施方式的半导体存储装置具备第一绝缘板、第二绝缘板、积层体、绝缘部件、半导体部件及电荷储存部件。所述第一绝缘板及所述第二绝缘板沿包含第一方向及第二方向的平面扩展，且在第三方向上相互相隔。所述第二方向与所述第一方向交叉。所述第三方向与所述平面交叉。所述积层体设置在所述第一绝缘板与所述第二绝缘板之间。在所述积层体中，多个绝缘层与多个配线层沿所述第一方向交替积层。所述绝缘部件设置在所述积层体内，且在所述第一方向上贯通所述积层体。所述半导体部件设置在所述积层体内，且在所述第一方向延伸。所述电荷储存部件设置在所述配线层与所述半导体部件之间。各所述配线层具有：第一配线部，与所述第一绝缘板相接，且在所述第二方向延伸；第二配线部，与所述第二绝缘板接，且在所述第二方向延伸；第三配线部，与所述第一配线部相接；第四配线部，与所述第二配线部相接；第五配线部；及第六配线部。所述第五配线部与所述第一绝缘板及所述第二绝缘板相隔，在所述第二方向延伸，经由所述第三配线部而与所述第一配线部连接，且通过所述绝缘部件与所述第二配线部绝缘。所述第六配线部与所述第一绝缘板及所述第二绝缘板相隔，在所述第二方向延伸，经由所述第四配线部而与所述第二配线部连接，且通过所述绝缘部件与所述第一配线部绝缘。所述半导体部件配置在所述第五配线部与所述第六配线部之间。

附图说明

图1是表示实施方式的半导体存储装置的剖视图。

图2是沿图1所示的A-A'线的剖视图。

图3是表示图1的区域B的局部放大剖视图。

图4是表示实施方式的半导体存储装置的制造方法的剖视图。

图5是沿图4所示的A-A'线的剖视图。

图6是表示实施方式的半导体存储装置的制造方法的剖视图。

图7是表示实施方式的半导体存储装置的制造方法的剖视图。

图8是表示实施方式的半导体存储装置的制造方法的剖视图。

图9是沿图8所示的A-A'线的剖视图。

具体实施方式

以下，对本发明的实施方式进行说明。