[发明专利]一种防止BMC频繁复位的参数模块化实现方法及系统

权利要求书

1.一种防止BMC频繁复位的参数模块化实现方法，其特征在于，

通过CPLD-FPGA首先对BMC复位键信号进行去抖操作，这一去抖信号并行输出到BMC的SRST#输入端进行BMC的复位操作；

在输出BMC复位信号的同时，会并行触发计时器进行计时，其中，计时器是通过累加器实现的；

当未达到规定的计时时间时，此时CPLD-FPGA不再响应由按键进行的BMC复位操作；只有在达到计时时间后，CPLD-FPGA才重新监视复位操作，从而进行BMC的复位请求。

2.一种防止BMC频繁复位的参数模块化实现系统，其特征在于，包括

“RST_BTN#”是按键输入信号，对应服务器中的BMC复位请求按键，将该信号通过布线作为CPLD-FPGA的输入信号；

“CPLD-FPGA”是服务器中的逻辑控制芯片，“BMC按键复位控制模块”就是在该芯片中通过Verilog硬件描述语言编程实现的；

“SRST#”是服务器上的复位输入信号，通过布线连接CPLD-FPGA输出端，实现BMC的复位请求。

3.根据权利要求2所述的系统，其特征在于，

具体工作流程是：

首先通过高速时钟实时监测“RST_BTN#”复位信号的下降沿；当CPLD-FPGA检测到“RST_BTN#”复位请求时，CPLD-FPGA首先对该信号进行去抖操作，这一操作一方面是防止按键操作误触发，另一方面保证信号稳定性，保证信号稳定后才触发下一个动作；经过去抖操作的BMC复位信号会输入“BMC按键复位控制模块”，下面会并行进行两个操作，

1）基于参数化的BMC复位信号有效时长信号输出设定时长的BMC复位信号至BMC的“SRST#”引脚引起BMC的复位操作，信号有效时长是由BMC决定的；

2）同时并行的通过计时器进行计时操作，当未达到规定的计时时间时，此时CPLD-FPGA不再响应由按键进行的BMC复位操作，两次复位按键时间间隔也是通过参数化实现的，保证在规定时间内BMC不再响应复位请求操作。

4.根据权利要求3所述的系统，其特征在于，

“BMC按键复位控制模块”是在CPLD-FPGA中通过Verilog硬件描述语言编程实现的。

5.根据权利要求4所述的系统，其特征在于，

在BMC按键复位控制模块结构中，

“i_CLK”与“i_RST”分别是时钟输入信号与复位信号，作为BMC按键复位模块内部的时钟驱动源与复位驱动源，与CPLD-FPGA顶层的时钟信号与复位信号相连接；

“i_Debounce_BMC_RESET”是去抖后的 BMC复位信号，连接顶层经过去抖模块处理的BMC复位信号，同时作为BMC复位控制模块中边沿检测模块的输入信号；当边沿检测模块检测到有BMC复位请求信号时，会使能“Out_flag”与“Period_flag”,这两个信号会分别并行触发输出有效时长控制模块与两次按键时间间隔控制模块；

输出控制模块参考“HOLD_PULSE”输出有效时长的BMC复位信号，即“o_BMC_RESET”信号；

两次按键时间间隔控制模块参考“PRESS_PERIOD”反馈“Period_feedback”至边沿检测模块，控制两次BMC复位按键的时间间隔。