[发明专利]用于FPGA的嵌入式浮点型DSP硬核结构

说明书

本公开提供了一种用于FPGA的嵌入式浮点型DSP硬核结构，包括：第一输入单元，由输入寄存器组和浮点数乘法专用前加器构成，通过相对应的配置位，对输入数据进行输入寄存或者旁路选择；乘法器单元，连接到所述第一输入单元，接收前级经过寄存器的输入数据；第二输入单元，包括第二输入寄存器组，连接到乘法器单元的输出端；多路选择器组单元，输入端连接到所述第二输入单元的输出端、第一输入单元的输出端；ALU单元，包括加法器及逻辑运算单元，为浮点数和定点数提供加减以及乘法运算所使用，为定点数提供逻辑运算；输出单元。由于对数据的处理和运算都在该结构内部完成，运算效率要明显用软核的方式实现浮点数运算。

技术领域

本公开涉及FPGA领域，尤其涉及一种用于FPGA的嵌入式浮点型DSP硬核结构。

背景技术

FPGA凭借自身可编程、并行度高、灵活性好等优势在通信、航天、军事等领域得到了广泛的应用。数字信号处理就是一个重要的应用领域，目前工业界主流的FPGA产品中基本都集成了可编程数字信号处理模块。例如，Xilinx公司的Virtex-7中含有3600个DSP48E1单元，支持乘加/乘减/乘累加等操作，Altera公司的Stratix-V含有532个DSP单元，单个的DSP IP核可根据应用的需求进行拆分以最小的资源实现最多的功能，支持乘加、乘减、乘累加等操作，但不支持加法、累加运算。FPGA在进行数字信号处理的过程中往往需要调用众多的DSP模块来对信号进行各种数学运算，但是随着数据量的不断增加，所需要处理的信号也由原来的定点数表示变为数值范围更大的浮点数表示，例如雷达信号、导航等都是采用浮点数的表示方式。

在实际生活中，浮点数有着广泛的应用空间，例如，雷达信号就是采用浮点数的表示方法，收集到的雷达信号会被以浮点数的形式送入到计算机中进行信号的处理，正是由于这样的应用需求，Altera和Xilinx公司的FPGA产品都提供了浮点数运算的相关IP软核。以Xilinx公司为例，该公司开发了相关的浮点数运算模块IP软核，通过Vivado中的IPCatalog功能进行IP调用，能够支持包括多种浮点数运算，除浮点数的基本运算之外，还提供指数、对数、开方等运算，所提供的具体功能如下表1所示。采用硬件描述语言进行算法建模，产生硬核电路结构的方法是可行的，但过于繁琐，且开发周期长，所以FPGA厂商大多都是采用了一种传统的浮点数运算实现方式，即采用IP软核的方式，通过逻辑资源或DSP的方式实现相关的操作。

表1 Xilinx浮点IP所支持的运算

目前的FPGA产品中的DSP模块都是采用定点型的DSP结构，在Altera的EDA软件Quartus II和Xilinx的EDA软件Vivado中将浮点数运算中的逻辑控制部分映射到FPGA的LUT表等逻辑资源中，将进行浮点数运算的乘法、加法等操作映射到DSP的定点乘法器、加法器中。这种方法虽然方便，但是占用的资源过多，且IP软核的运算效率不高。由于对浮点数高速运算的应用需求，Intel公司在其最新的产品中嵌入了浮点型硬核DSP模块来提高FPGA对浮点数计算的支持，但是目前为止未有芯片提供。

针对上述问题，本公开提出了一种硬核的浮点型DSP结构，以提高浮点数的运算效率，同时减少FPGA中逻辑资源的使用。

公开内容

(一)要解决的技术问题

本公开提供了一种用于FPGA的嵌入式浮点型DSP硬核结构，以至少部分解决以上所提出的技术问题。

(二)技术方案