[发明专利]用于FPGA的嵌入式浮点型DSP硬核结构

权利要求书

1.一种用于FPGA的嵌入式浮点型DSP硬核结构，包括：

第一输入单元，由输入寄存器组和浮点数乘法专用前加器构成，通过相对应的配置位，对输入数据进行输入寄存或者旁路选择；

乘法器单元，连接到所述第一输入单元，接收前级经过寄存器的输入数据；

第二输入单元，包括第二输入寄存器组，连接到乘法器单元的输出端；

多路选择器组单元，由多个选择器组成，输入端连接到所述第二输入单元的输出端、第一输入单元的输出端；

ALU单元，包括加法器及逻辑运算单元，所述加法器为浮点数和定点数提供加减以及乘法运算所使用，同时也为定点数提供逻辑运算；

其中，ALU单元还包括调整电路、舍入单元、编码模块、探测树模块、初步移位模块、移位修正模块，其中所述调整电路包含前导零探测电路及一位误差调整电路；以及

输出单元，用于输出运算结果。

2.根据权利要求1所述的嵌入式浮点型DSP硬核结构，在进行浮点数乘法运算时，第一输入单元的前加器单元用于对输入的浮点数的指数部分进行求和，乘法器单元用于对尾数部分进行乘法操作，ALU单元用于完成浮点数的调整、规格化以及舍入操作。

3.根据权利要求1所述的嵌入式浮点型DSP硬核结构，在进行浮点数加减法运算时，在ALU单元中，输入的两个浮点数会分别送入两条路径，一路信号利用加法器对两个浮点数进行加减操作，得到的结果通过前导零探测单元探测尾数部分结果中0的个数，进行一个初步的移位和指数的调整，另一路信号被编码后送入探测树结构中，最终产生信号，指示是否需要对初步移位的信号进行进一步的调整，最终得到浮点数加减法运算的结果。

4.根据权利要求1所述的嵌入式浮点型DSP硬核结构，所述输出单元包括：

输出寄存器组，输出寄存器组为前级ALU单元中的加法器单元提供了寄存单元，计算后的结果被寄存到加法器中，将结果用于累加的操作中；

模式探测器，所述模式探测器为可配置模块，用户通过配置模式探测器中的模式用以检测输出结果是否与模式相符，从而使DSP输出用户需要的特定数据。

5.根据权利要求1所述的嵌入式浮点型DSP硬核结构，

乘法器单元通过booth编码的方式对操作数进行乘法操作，并压缩部分积的个数，同时结合乘法器单元的树形加法器进一步对部分积进行压缩，并结合ALU单元中的前导零探测电路对所得的结果进行进一步的修正。

6.根据权利要求1所述的嵌入式浮点型DSP硬核结构，

所述乘法器单元在设计的过程中引入流水线的结构。

7.根据权利要求1所述的嵌入式浮点型DSP硬核结构，

第二输入单元还连接到包括：多路选择器组选择信号OPMODE、进位信号CARRYIN、端口C的数据输入端及ALU运算模式的配置信号ALUMODE。

8.根据权利要求1所述的嵌入式浮点型DSP硬核结构，

多路选择器组单元的输入端还连接到包括DSP结果的级联信号PCIN，用于选择进位输入来源的CARRYINSEL信号，以及输出反馈信号PCOUT，并由相应的选通信号OPMODE对多路选择器组单元中的选择器进行选择，切换不同功能和/或改变输入到下一级加法器中的数据来源。

9.根据权利要求1所述的嵌入式浮点型DSP硬核结构，

第一输入单元和/或输出单元预留出DSP级联时所使用的端口。