[发明专利]钨的化学机械抛光方法

说明书

公开一种化学机械抛光含钨衬底的方法，以降低腐蚀速率并抑制钨的凹陷和下层电介质的侵蚀。所述方法包括提供衬底；提供含有以下作为初始组分的抛光组合物：水；氧化剂；硫醇烷氧基化合物；二羧酸、铁离子源；胶态二氧化硅研磨剂；以及任选地pH调节剂；提供具有抛光表面的化学机械抛光垫；在所述抛光垫与所述衬底之间的界面处产生动态接触；以及将所述抛光组合物分配到所述抛光垫与所述衬底之间的界面处或附近的抛光表面上；其中一些钨(W)被抛光离开所述衬底，降低腐蚀速率，抑制钨(W)的凹陷以及钨(W)下层的电介质侵蚀。

技术领域

本发明涉及对钨进行化学机械抛光以抑制钨的凹陷以及抑制下层电介质的侵蚀并降低腐蚀速率的领域。更具体来说，本发明涉及通过以下对钨进行化学机械抛光以抑制钨的凹陷以及抑制下层电介质的侵蚀并降低腐蚀速率的方法：提供含钨衬底；提供含有以下作为初始组分的抛光组合物：水；氧化剂；硫醇烷氧基化合物；二羧酸、铁离子源；胶态二氧化硅研磨剂；以及任选地pH调节剂；提供具有抛光表面的化学机械抛光垫；在抛光垫与衬底之间的界面处产生动态接触；以及将抛光组合物分配到抛光垫与衬底之间的界面处或附近的抛光表面上，其中一些钨被抛光离开衬底。

背景技术

在集成电路和其它电子装置的制造中，多层导电、半导电和电介质材料沉积在半导体晶片的表面上或从半导体晶片的表面去除。导电、半导电和电介质材料的薄层可以通过多种沉积技术来沉积。现代加工中常见的沉积技术包括物理气相沉积(PVD)(又称为溅射)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)和电化学镀敷(ECP)。

随着材料层依序沉积和去除，晶片的最上表面变得不平坦。由于后续半导体加工(例如金属化)需要晶片具有平坦表面，所以晶片需要被平面化。平面化可用于去除不需要的表面形貌和表面缺陷，如粗糙表面、附聚材料、晶格损伤、划痕和污染层或材料。

化学机械平面化或化学机械抛光(CMP)是用于使衬底(如半导体晶片)平面化的常见技术。在常规CMP中，晶片安装在载体组合件上并且定位成与CMP设备中的抛光垫接触。载体组合件向晶片提供可控制的压力，将其压靠在抛光垫上。垫通过外部驱动力相对于晶片移动(例如旋转)。与此同时，在晶片和抛光垫之间提供抛光组合物(“浆料”)或其它抛光溶液。因此，通过衬垫表面和浆料的化学和机械作用，晶片表面被抛光并变平。

电子行业中的衬底具有高集成度，其中半导体基底包括多层互连结构。层和结构包括各种各样的材料，如单晶硅、多晶硅、原硅酸四乙酯、二氧化硅、氮化硅、钨、钛、氮化钛和各种其它导电、半导电和电介质材料。因为这些衬底需要各种加工步骤，包括CMP以形成最终的多层互连结构，所以通常非常期望利用取决于预期应用的对特定材料具有选择性的抛光组合物和方法。令人遗憾的是，这类抛光组合物会造成导电材料的过度凹陷，这会导致电介质材料的侵蚀。可能由这类凹陷和侵蚀导致的表面形貌缺陷可能进一步导致从衬底表面(如布置在导电材料或电介质材料下方的阻挡层材料)非均匀地去除附加材料，并产生具有低于所需质量的衬底表面，这会不利地影响集成电路的性能。

在集成电路设计中形成钨互连和接触插塞期间，化学机械抛光已成为抛光钨的优选方法。钨常常用于接触/通孔插头的集成电路设计。通常，通过衬底上的电介质层形成接触或通孔以暴露下层组件的区域，例如第一级金属化或互连。令人遗憾的是，用于抛光钨的许多CMP浆料导致凹陷的问题。凹陷的严重程度可以变化，但通常严重到足以引起下层电介质材料(如TEOS)的侵蚀。

与抛光金属(如钨)相关的另一个问题是腐蚀。金属腐蚀是CMP的常见副作用。在CMP工艺期间，残留在衬底表面上的金属抛光浆料继续腐蚀衬底超过CMP的作用。有时需要腐蚀；然而，在大多数半导体工艺中，腐蚀会被减少或抑制。腐蚀也可能导致表面缺陷，如点蚀和穿孔。这些表面缺陷显著影响半导体装置的最终性能并妨碍其有用性。因此，需要一种用于钨的CMP抛光方法和组合物，其抑制钨的凹陷和如TEOS等下层电介质材料的侵蚀，并且降低腐蚀速率。

发明内容