[发明专利]一种降低快闪存储器比特错误率的方法

说明书

本发明公开了一种降低快闪存储器比特错误率的方法，包括闪存控制装置和多个闪存芯片，闪存控制装置通过总线连接多个闪存芯片，闪存控制装置内设有闪存指令控制装置和调整电压装置，闪存指令控制装置可以对闪存芯片写入、抹除和读取指令，调整电压装置可以调整闪存芯片电压，本发明提供一种方法依靠调整读取电压减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。

技术领域

本发明涉及闪存技术领域，具体为一种降低快闪存储器比特错误率的方法。

背景技术

闪存是一种非挥发性固态存储装置，可电擦除和重新写入，是一种特定类型的电可擦除可写入只读存储器（EEPROM）装置。传统的快闪存储器将单个信息存储在每个存储单元中，使得每个存储单元可以被编程以假设两种可能状态。传统的闪存，因此通常被称为单级单元（SLC）闪存或单个单元（SBC）闪存存储器。现代快闪存储器能够在每个存储单元中存储两个或多个信息位，使得每个存储单元可以被编程以假定有两种以上的可能状态。现代的闪存，因此通常被称为多级单元（MLC）闪存或多点单元（MBC）快闪存储器。

在多级单元(MLC)闪存存储器中，不同状态的数据被写入到闪存的浮动闸。由于浮动闸的电荷具体地确定相应的阈值电压，因此可以根据其不同的阈值电压从多级单元闪速存储器读取数据。由于存储单元中的变化在制造、操作或根据其他因素，每个状态的阈值电压不是一个定值，而是一个范围。当读出闪存时，将电池的阈值电压与读取电压进行比较，以确定其状态。

读取来自传统多级单元闪存的数据的读取电压是恒定的。然而在实践中，阈值电压分布可能偏移，在闪存已经受到预定数量的写入/擦除周期或预定的数据保留时间之后。此外，由于相邻页引起的耦合效应，分布可能充分扩大，使得相邻状态可能部分重叠。例如，具有读取电压阀值0的初始分布A在长时间不经过写入/擦除周期之后可能遭受保留问题，因此以新的读取电压阀值1向下漂移到移位分布B。此外移位分布B的相邻状态部分重叠，导致错误位。如果重叠的范围很大，纠错控制（ECC）可能无法纠正错误位。

针对传统的MLC和SLC闪存可能导致读取错误由于耦合效应，出现需要提出了一些新的降低快闪存储器的比特错误率的方案。在上述的观点，这是本发明的一个目的是提供一种方法的为减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。

读取相邻页，如果相邻页是干扰页，则设置触发标记。至少两个不同的读取电压从相邻页读取数据至少两次。与原始页和相邻页相关联的阈值电压分布是根据读取数据和标志传送的。具体来说，阈值电压分布的最右边部分是转左，或阈值电压分布的左边部分转移向右根据读取的数据使用初始读取电压，读取数据使用向后读取电压，读取的数据使用了读取电压和旗帜。

发明内容

本发明的目的在于提供一种降低快闪存储器比特错误率的方法，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：一种降低快闪存储器比特错误率的方法，包括闪存控制装置和多个闪存芯片，所述闪存控制装置通过总线连接多个闪存芯片，所述闪存控制装置内设有闪存指令控制装置和调整电压装置，所述闪存指令控制装置对闪存芯片写入、抹除和读取指令，所述调整电压装置调整闪存芯片电压。

优选的，多个闪存芯片包括第一闪存芯片、第二闪存芯片、第三闪存芯片和第N闪存芯片，N为大于3的整数，所述闪存芯片内有1024个块，每个块有256个页，每个页有32个扇形组合而成。

优选的，包括以下步骤：

A、读取命令请求闪存；

B、利用错误检查读取数据；如果阅读通过数据错误校验，则跳转步骤F；否则，找寻最佳读取闪存电压；

C、之后再次读取闪存电压，使用搜索后的读取电压代替默认读取电压；

D、如果通过数据错误检查，则跳转步骤F，否则跳转步骤E；