[发明专利]微处理器电路以及执行神经网络运算的方法

说明书

本发明提出一种微处理器电路以及一种执行神经网络运算的方法。微处理器电路适用于执行神经网络运算。所述微处理器电路包括参数产生模块、运算模块以及截位逻辑。所述参数产生模块并行接收所述神经网络运算的多个输入参数以及多个权重参数。所述参数产生模块依据所述多个输入参数以及所述多个权重参数来并行产生多个子输出参数。所述运算模块并行接收所述多个子输出参数。所述运算模块加总所述多个子输出参数，以产生加总参数。所述截位逻辑接收所述加总参数。所述截位逻辑对所述加总参数进行截位运算，以产生所述神经网络运算的输出参数。

技术领域

本发明是有关于一种单指令流多数据流(Single Instruction Multiple Data，SIMD)架构的应用，且特别是有关于一种应用此架构的微处理器电路以及执行神经网络运算的方法。

背景技术

一般而言，传统的处理器执行神经网络运算(Neural network operation)需要利用大量的储存空间。在一般的情况下，神经网络运算将在静态随机存取存储器(StaticRandom Access Memory，SRAM)中占用大量的储存空间，或是在静态随机存取存储器与动态随机存取存储器(Dynamic Random Access Memory，DRAM)之间进行大量的数据交换。并且，当处理器例如执行二值神经网络(Binary Neural Network，BNN)运算或三值神经网络(Ternary Neural Network，TNN)运算时，输出参数其中w_i为一位(1-bit)或二位(2-bit)的权重参数，x_i为与w_i位宽相等的输入数据，y为输出参数，其中一位(1-bit)或二位(2-bit)的权重参数w_i以及输入数据x_i还需配合八位(8-bit)单指令流多数据流(SIMD)通道(Lane)进行处理。当处理器例如执行二值权重网络(Binary Weight Network，BWN)运算或三值权重网络(Ternary Weight Network，TWN)运算时，输出参数其中w_i为一位(1-bit)或二位(2-bit)权重参数，x_i为八位(8-bit)输入数据，y为输出参数，其中一位(1-bit)或二位(2-bit)的权重参数w_i需配合八位(8-bit)单指令流多数据流(SIMD)通道(Lane)进行处理。因此，传统的处理器执行神经网络运算的方式会造成运算资源的浪费。有鉴于此，以下将提出几个解决方案。

发明内容

本发明提供一种微处理器电路以及执行神经网络运算(Neural networkoperation)的方法，可有效节省神经网络运算的运算资源。

本发明的一种微处理器电路适用于执行神经网络运算。所述微处理器电路包括参数产生模块、运算模块以及截位逻辑。所述参数产生模块用以并行接收所述神经网络运算的多个输入参数以及多个权重参数。所述参数产生模块依据所述多个输入参数以及所述多个权重参数来并行产生多个子输出参数。所述运算模块耦接所述参数产生模块。所述运算模块用以并行接收所述多个子输出参数。所述运算模块加总所述多个子输出参数，以产生加总参数。所述截位逻辑耦接所述运算模块。所述截位逻辑用以接收所述加总参数。所述截位逻辑对所述加总参数进行截位运算，以产生所述神经网络运算的输出参数。

本发明的一种执行神经网络运算的方法适用于微处理器电路。所述微处理器电路包括参数产生模块、运算模块以及截位逻辑。所述方法包括以下步骤：透过所述参数产生模块并行接收多个输入参数以及多个权重参数，并且依据所述多个输入参数以及所述多个权重参数来并行产生多个子输出参数。透过所述运算模块并行接收所述多个子输出参数，并且加总所述多个子输出参数，以产生加总参数。透过所述截位逻辑接收所述加总参数，并且对所述加总参数进行截位运算，以产生所述神经网络运算的输出参数。