[发明专利]半导体产品和制造工艺

说明书

用于制造半导体产品(200)以及用于形成具有铝层(218)和钨层(216)的图案化堆叠的工艺(100)包括：在栅极结构(204)上以及衬底(202)的第一区域和第二区域(208，210)上形成(104)第一介电层(212)；在所述第一介电层(212)上形成(108)扩散阻挡层(214)；在所述扩散阻挡层(214)上形成(110)钨层(216)；在所述钨层(216)上形成(112)铝层(218)；在所述铝层(218)上形成(114)硬掩模层(220)；形成(116)图案化抗蚀剂掩模层(222)，其覆盖所述第一区域(208)上方的所述硬掩模层(220)且暴露出所述第二区域(210)上方的所述硬掩模层(220)；使用所述图案化抗蚀剂掩模层(222)干蚀刻(118，120)所述第二区域(210)上方的所述硬掩模层(220)和所述铝层(218)；去除(122)所述抗蚀剂掩模层(222)；且使用所述硬掩模层(220)干蚀刻(124)所述钨层(216)，以暴露出所述第二区域(210)上方的所述第一介电层(212)。

技术领域

本发明是针对半导体器件，且尤其是针对用于生产半导体产品的制造技术。

背景技术

金属化结构用于传导电流且提供到分立半导体产品和集成电路中的晶体管端子和其它半导体器件的电连接。形成于前金属电介质上的厚铝金属互连结构可适应用于电源开关应用等的高电流水平。然而，铝为软金属且在制造或封装期间形成于晶体管栅极结构上方的铝上的垂直压力可损坏栅极结构。

发明内容

以下呈现简化的概述，以便提供对本发明的一或多个方面的基本理解。该概述不是本发明的广泛综述，并且既无意标识本发明的关键或重要元素，也无意描绘本发明的范围。相反，本概述的主要目的在于以简化形式呈现本发明的一些概念，以作为稍后所呈现的更详细的描述的序言。本发明提供半导体产品以及用以制造半导体产品且用以形成具有铝层和下面的钨层的图案化堆叠的工艺或方法。所揭示的实施方案可用于结合良好的临界尺寸工艺控制来提供厚铝金属化互连结构的高电流承载能力，以及集成电路或分立半导体器件产品中的晶体管栅极结构上方的保护性钨结构以减轻或避免由垂直压力造成的栅极结构损坏。

所揭示的实例包含半导体产品制造工艺，其包含在栅极结构上以及在衬底的第一区域和第二区域上形成第一介电层；在第一介电层上形成扩散阻挡层；且在扩散阻挡层上形成钨层。方法进一步包含在钨层上形成铝层；在铝层上形成硬掩模；且形成图案化抗蚀剂掩模，其覆盖第一区域上方的硬掩模且暴露出第二区域上方的硬掩模层。方法进一步包含使用图案化抗蚀剂掩模层干蚀刻第二区域上方的硬掩模和铝层；去除抗蚀剂掩模；且使用硬掩模层干蚀刻钨层和扩散阻挡层，以暴露出衬底的第二区域上方的第一介电层。

揭示了用于形成包含铝层和下面的钨层的图案化堆叠的工艺，其包括：形成钨层；在钨层上形成铝层；在铝层上形成硬掩模层；形成图案化抗蚀剂掩模层，其覆盖硬掩模层的第一部分且暴露出硬掩模层的第二部分；执行第一干蚀刻工艺，其去除硬掩模层的暴露出的第二部分且暴露出铝层的下面部分；且执行第二干蚀刻工艺，其去除铝层的暴露出的部分且暴露出第二区域上方的钨层的下面部分。方法进一步包含去除抗蚀剂掩模层以暴露出硬掩模层；且执行第三干蚀刻工艺，其去除钨层的暴露出的部分以及下面的扩散阻挡层。

本发明的进一步的方面提供一种半导体产品，其包含：半导体衬底，其包含横向第一区域和横向第二区域；衬底的第一区域上或其中的栅极结构；衬底的第一区域上或其中的接触结构；在栅极结构上以及衬底的第一区域和第二区域上的第一介电层；及在衬底的第一区域上方的第一介电层上的扩散阻挡层。半导体产品进一步包含在衬底的第一区域上方的扩散阻挡层上的钨层；在衬底的第一区域上方的钨层上的铝层；在衬底的第一区域上方的铝层上的硬掩模层；及第二介电层，其覆盖衬底的第一区域上方的硬掩模层且覆盖衬底的第二区域上方的第一介电层。

附图说明

图1展示用于制造半导体产品的实例性工艺，其包含形成包含铝层和下面的钨层的图案化堆叠。