[发明专利]微电子组件在审
| 申请号: | 201780095322.0 | 申请日: | 2017-12-29 |
| 公开(公告)号: | CN111164751A | 公开(公告)日: | 2020-05-15 |
| 发明(设计)人: | S·M·利夫;A·A·埃尔谢尔比尼;J·M·斯旺;A·昌德拉塞卡 | 申请(专利权)人: | 英特尔公司 |
| 主分类号: | H01L25/065 | 分类号: | H01L25/065;H01L25/07;H01L23/485 |
| 代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 戴开良 |
| 地址: | 美国加*** | 国省代码: | 暂无信息 |
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| 摘要: | |||
| 搜索关键词: | 微电子 组件 | ||
1.一种制造微电子组件的方法,包括:
形成封装衬底的一部分;
在所述封装衬底的所述部分上形成多个导电柱,其中,所述导电柱是围绕在其中不存在导电柱的区域来布置的,并且所述区域包括导电触点;以及
在管芯与所述封装衬底的所述部分之间形成互连,其中,所述管芯具有第一表面和相对的第二表面,所述管芯包括在其第一表面处的第一导电触点和在其第二表面处的第二导电触点,并且所述互连将所述封装衬底的所述部分的所述导电触点与所述管芯的所述第一导电触点耦合。
2.根据权利要求1所述的方法,还包括:
在形成所述互连之后,在所述导电柱和所述管芯周围提供模制材料。
3.根据权利要求1所述的方法,其中,所述互连包括焊料。
4.根据权利要求1所述的方法,其中,所述互连包括各向异性导电材料。
5.根据权利要求1所述的方法,还包括:
在形成所述互连之前,在所述封装衬底的围绕所述区域的所述部分上形成放置环;
其中,形成所述互连包括:将所述管芯至少部分地放置在所述放置环中。
6.根据权利要求1-5中的任何一项所述的方法,其中,所述管芯是第一管芯,并且所述方法还包括:
在所述封装衬底的所述部分与第二管芯之间形成第二互连。
7.根据权利要求6所述的方法,还包括:
在所述第二管芯与所述第一管芯之间形成第三互连,其中,所述第三互连耦合所述第二管芯和所述第一管芯的所述第二导电触点。
8.根据权利要求1-5中的任何一项所述的方法,其中,所述封装衬底的所述部分是第一部分,并且所述方法还包括:
将所述封装衬底的所述第一部分耦合到所述封装衬底的第二部分。
9.一种制造微电子组件的方法,包括:
在载体上形成多个导电柱,其中,所述导电柱是围绕在其中没有导电柱的区域来布置的;
将管芯放置在所述区域中,其中,所述管芯具有第一表面和相对的第二表面,所述第一表面在所述载体与所述第二表面之间,并且所述管芯包括在其第一表面处的第一导电触点和在其第二表面处的第二导电触点;以及
在将所述管芯放置在所述区域中之后,形成封装衬底的接近所述第二表面的一部分;
其中,形成所述封装衬底的所述部分包括在所述管芯与所述封装衬底的所述部分之间形成互连,并且所述互连将所述封装衬底的所述部分的导电触点与所述管芯的所述第二导电触点耦合。
10.根据权利要求9所述的方法,还包括:
在将所述管芯放置在所述区域中之后,在所述导电柱和所述管芯周围提供模制材料。
11.根据权利要求9所述的方法,其中,单个导电柱具有在1:1与4:1之间的高宽比。
12.根据权利要求9所述的方法,其中,单个导电柱具有在30微米与300微米之间的直径。
13.根据权利要求9所述的方法,其中,单个导电柱具有在50微米与400微米之间的直径。
14.根据权利要求9-13中的任何一项所述的方法,其中,所述封装衬底的所述部分是第一部分,所述互连是第一互连,并且所述方法还包括:
去除所述载体;以及
形成所述封装衬底的接近所述管芯的所述第一表面的第二部分,其中,形成所述封装衬底的所述第二部分包括:在所述管芯与所述封装衬底的所述第二部分之间形成第二互连,以及所述第二互连是在所述管芯的所述第一导电触点与所述封装衬底的所述第二部分的第二导电触点之间形成的。
15.根据权利要求14所述的方法,其中,所述第二互连是金属到金属互连。
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