[发明专利]使用可光成像电介质、堆积膜和电解电镀的零错位双通孔结构

说明书

描述了器件封装和形成器件封装的方法。器件封装包括导电焊盘上的电介质，以及导电焊盘的顶表面上的第一籽晶上的第一通孔。器件封装进一步包括电介质上的导电迹线，以及电介质上的第二籽晶层上的第二通孔。导电迹线连接到第一通孔和第二通孔，其中第二通孔连接到导电迹线的与第一通孔相对的边缘。电介质可以包括可光成像电介质或堆积膜。器件封装还可以包括在电介质上的导电迹线之前在电介质上的籽晶，以及在电介质、导电迹线以及第一和第二通孔上的第二电介质，其中第二电介质暴露第二通孔的顶表面。

技术领域

实施例涉及半导体器件。更特别地，实施例涉及封装具有包括零错位双通孔结构的半导体器件。

背景技术

对封装半导体器件和封装设计规则的主要驱动因素之一是每mm每层布线迹线的最大1D线性数密度（linear number density）。对布线迹线/mm/层的限制源自衬底制造期间的工艺限制，并且通常因工艺而异。这样，关键的工艺限制的集合直接源于将给定层中的特征与垂直互连对准的能力，该垂直互连将该层连接到其上方和下方的层。

封装层和与它们耦合的垂直互连以串行方式被制造在衬底上，其中在所述层中包括共同的基准点（fiducial）的集合。基准点被用于测量工艺步骤之间的重叠和错位。基准点制造中的误差转化为错位，读取基准中的误差也是如此。即使当基准点被精确制造和读取时，固有的工具覆盖误差也导致附加的错位。

最后，衬底的变形导致局部变量错位和无法校正的全局失真。该失真和错位随衬底材料以及随着诸如施加应力和温度梯度感应应力之类的工艺参数而变化。这些因素加起来限制了布线的线与和它们相交的垂直互连的错位。

例如，为了允许层和连接它们的垂直互连之间的错位，必须在布线层中扩大关键尺寸以允许错位误差。不幸的是，扩大关键尺寸将显著地限制用于封装设计的设计规则。由于如此多的错位驱动因素是工艺特定的，因此设计规则必定过于保守以允许工艺变化，否则需要更多的设计资源来围绕可变的设计规则进行优化。

最近，已经有已经试图克服这些限制和问题的三种主要的解决方案——只是具有它们自身的缺点。首先，已经对光刻（litho）和激光图案化覆盖能力进行改进。这些解决方案中的许多解决方案导致增加的资本装备成本或降低的生产量（throughput）。例如，局部对准的光刻曝光固有地伴随较低的生产量发生，这主要是由于对准更多基准点和在场之间移动所需的时间。第二，中介层和桥接件被制造并组装到衬底，但是由于制造和测试中介层或桥接件的成本以及由于附加的组装成本，它们并不总是成本有效的（cost-effective）。第三，在硅或玻璃载体上制造布线层，使得稳定衬底尺寸。这仅对于封装大小的子集是成本有效的。

封装解决方案之一是在焊盘（pad）上光刻限定的通孔。在这种情况下，线密度可能因必须容纳通孔的焊盘的存在以及考虑与焊盘上的通孔光刻相关联的错位而被显著降低。另一种封装解决方案通常被称为自对准通孔（SAV）技术。当光刻能力将迹线之间的最小间隔限制在曝光工具的错位能力的两倍处或略高于曝光工具的错位能力的两倍的值时，通常应用SAV方法。最后，还有一种错位通孔方法（或零错位通孔（ZMV）），该方法大略地类似于SAV，但由于不同的制造工艺，因此迹线之间的间隔仅受曝光工具分辨率能力的限制。

对于任何曝光工具，错位通孔方法在所有情况下都使迹线密度最大化，而对于具体情况和设计规则，SAV可以接近于最大值。然而，这些解决方案具有它们自身的问题和缺点。例如，对于错位通孔和SAV方法，主要问题是迹线仅可以在一个方向（迹线上方或下方）上被连接到自对准或零错位通孔。然而，这导致封装设计规则中的主要问题，这可能需要在不降低迹线密度的情况下到顶层和底层两者的连接（即，这被称为双通孔结构）。在这些情况下，错位通孔和SAV方法无法帮助，并最终成为完全或部分取决于设计的焊盘上的通孔方法。

附图说明

在附图的图中通过示例而不是限制来图示本文中描述的实施例，在附图中相似的参考指示类似的特征。此外，已经省略了一些常规细节以便不模糊本文中描述的发明概念。