[发明专利]功率计算逻辑

说明书

本申请提出了一种用于配置硬件验证系统的计算机辅助方法。该方法包括：当计算机被调用以配置验证系统时，由计算机接收表示集成电路的第一设计的第一数据；和使用计算机将第一数据转换为表示第二设计的第二数据。第二设计包括：第一设计的功能；和第一电路，其适于在当硬件验证系统配置有第二数据并运行时计算表示第一设计的第一部分的功耗的第三数据。第一电路在没有重新配置第二设计的情况下是可编程的。

技术领域

本申请一般涉及一种电路设计的计算机辅助测试，更具体地，涉及改善电路设计的功耗建模的性能。

背景技术

集成电路(IC)设计者通常用硬件描述语言(HDL)描述他们的设计，例如Verilog，VHDL，SystemC等。在IC设计中，硬件仿真可以是指用一个硬件，例如专用仿真系统，来复制另一个或多个硬件的行为的过程，例如初始电路设计，在下文中也称为被测设计(DUT)。通常根据表示被测设计的HDL源代码来生成仿真模型。仿真模型被编译成用于对仿真系统进行编程的格式，该仿真系统可以包括一个或多个现场可编程门阵列(FPGA)。从而，DUT由编译器映射到仿真系统的FPGA中。使用仿真模型运行仿真系统可以对DUT进行调试和功能验证。仿真的总体进度通常由仿真器硬件上生成的主时钟信号控制，这使得仿真模型能够以比完全在软件中模拟DUT时高得多的速度在仿真硬件上运行。DUT，例如专用集成电路(ASIC)，可以包括大量信号，从而使得模拟DUT成为挑战。

目前，通常通过以下方式来进行DUT的功率和电流消耗分析：即，从模拟或仿真中提取大量的设计信号的波形，然后基于波形数据而应用更多软件工具来计算功率和电流，这样是耗时的且资源密集的。因此，可能会较差地覆盖在产品上市时间限制下的长期模拟周期或极端情况。由此产生的功率设计错误可能导致重新设计、重新制造和/或召回和更换产品的高成本。

随着最近的技术进步，电路设计包括更多数量的信号。因此，需要精确地建模DUT的功耗，同时减少执行功耗建模所需的计算机资源量。

发明内容

根据本申请的一个实施例，提出了一种用于配置硬件验证系统的计算机辅助方法。该方法包括：当计算机被调用以配置验证系统时，由计算机接收表示集成电路的第一设计的第一数据；和使用计算机将第一数据转换为表示第二设计的第二数据。第二设计包括：第一设计的功能；和第一电路，其适于在当硬件验证系统配置有第二数据并运行时计算表示第一设计的第一部分的功耗的第三数据。第一电路在没有重新配置第二设计的情况下是可编程的。

根据本申请的一个实施例，所述第一电路是可编程的，以在运行所述硬件验证系统时选择所述第一部分。根据本申请的一个实施例，所述第一电路是可编程的，以便：选择所述第一设计的第二部分；和当所述硬件验证系统运行时，计算表示所述第一设计的所述第二部分的功耗的第四数据。

根据本申请的一个实施例，当所述第三数据等于或大于预定阈值时，所述第一电路发送所述第三数据。根据本申请的一个实施例，由软件模块间歇地接收所述第三数据，所述软件模块在所述硬件验证系统的多个周期期间累积所述第三数据。

根据本申请的一个实施例，所述第一电路在所述硬件验证系统的一个周期期间计算所述第三数据。根据本申请的一个实施例，该方法还包括：使用所述第一电路识别所述第一部分的第一信号的转换的第一数量；和当所述硬件验证系统运行时，使用所述第一电路将所述第一数量乘以表示关联于所述第一信号的功耗的第四数据，以形成第一加权计数。

根据本申请的一个实施例，该方法还包括：使用所述第一电路识别所述第一部分的第二信号的转换的第二数量。该方法还包括：使用所述第一电路将所述第二信号的转换的所述第二数量乘以表示关联于所述第二信号的功耗的第五数据，以形成第二加权计数。该方法还包括：使用所述第一电路将所述第一加权计数与所述第二加权计数相加，以确定所述第三数据。