[发明专利]用于早期阶段IC布局设计的DRC处理工具

说明书

通过执行以下步骤中的一个或多个来优化以用于分析早期阶段(“脏”)IC布局设计的DRC工具：(a)自动地选择性地将DRC处理聚焦到脏IC布局设计中最有可能向用户提供有用的错误信息的所选区域(即，层和/或单元)，(b)自动地选择性地对在DRC处理期间执行的规则检查进行排序和/或限制，以在预定的合理时间量内向用户提供可管理的量的错误数据，以及(c)使用对比点以图形方式自动提供错误数据，以指示每个规则违反的位置，从而容易标识脏IC布局设计的相关问题区域以用于由人类用户校正并可有效地标识和忽略非相关区域(例如，丢失的块区域)，从而有助于有效地修改IC布局设计。

相关申请

本申请要求于2017年10月27日提交的题为“DRC PROCESSING TOOL FOR EARLYSTAGE IC LAYOUT DESIGNS(用于早期阶段IC布局设计的DRC处理工具)”的美国专利申请第15/795,633号的优先权，该申请要求于2016年10月31日提交的题为“DRC PROCESSING TOOLFOR EARLY STAGE IC LAYOUT DESIGNS(用于早期阶段IC布局设计的DRC处理工具)”的美国临时专利申请第62/415,404号的优先权，并且该申请通过引用并入本文。

背景技术

本公开总体上涉及设计规则检查(DRC)软件工具以及由此类工具所执行的方法，并且更具体地涉及被优化以便促进对早期阶段“脏”IC布局设计的高效的DRC处理的DRC工具和方法。

背景技术

集成电路(IC)器件的开发和物理生产是长的、复杂的过程，该过程涉及广范围的设计工具和制造系统。在设计集成电路(IC)器件过程中，工程师通常依靠计算机模拟工具来协助创建由耦合在一起以执行特定功能的独立的器件组成的电路示意性设计。为了在半导体基板上实际地制造该电路，使用特别的计算机辅助设计(CAD)工具将该电路转化成一系列布局图案，其中每个布局图案(层)是基本上对应于设置在物理电路的一个垂直层中的物理特征的形状的二维图案。掩模生成工具接着将布局图案转换成一系列对应的掩模(即，掩模版；透明基板，在该基板上以遮光材料的形式来复制布局图案)。随后在半导体制造系统(制造厂(fab))中利用掩模，该半导体制造系统被所选的光刻制造工艺(流程)控制以在半导体晶片上或在半导体晶片之上形成对应的结构，以使得在晶片上制造IC器件的多个复制。经处理的晶片随后被切成IC裸片(芯片)，每个IC裸片包括一个IC器件，并随后将芯片封装以形成完成的IC器件。

图1示出了用于执行设计规则检查(DRC)处理的系统环境，其包括设计布局数据库52、用户界面54、DRC工具56、DRC规则组(rule deck)58、以及DRC结果59。DRC工具56读入来自设计布局数据库52的IC布局设计以及来自DRC规则组58的与所选制造工艺相关联的DRC规则，针对DRC规则的所有违反来检查IC布局设计，并生成随后被显示在用户界面54上的DRC结果59。

DRC通常是在IC器件生产的主动设计阶段期间(即，在下线(tape-out)和掩模生成之前)执行的最终步骤中的一个最终步骤。仿真验证(signoff)阶段DRC的目的是确保IC可以由已经被选择来构建IC的工厂(制造厂)制造。对于IC器件设计者/销售者来说，交付制造的步骤非常昂贵，该IC器件设计者/销售者根据设计者/销售者的IC设计向制造厂支付生产IC器件的费用；交付构建IC器件可能花费数千万美元，而当制造的器件由于设计布局中的错误而无法按预期那样发挥功能时，设计者/销售者通常会失去这些钱。DRC处理有助于确保IC设计可以在产生IC工具加工成本前由目标制造厂构建。DRC处理所提供的保证不仅仅是IC工具加工的成本——制造期间发现的布局错误可能导致制造延迟，其进而导致IC设计者/销售者错过重要的市场窗口。因此，每个最终的IC布局设计实现DRC“仿真验证”(即，验证最终IC布局设计的所有层的所有单元都满足目标工厂所设定的所有所建立的设计规则)以避免损失金钱和上市时间是非常重要的。