[发明专利]流水线高吞吐量分层LDPC解码器架构

权利要求书

1.一种用于执行低密度奇偶校验(LDPC)解码的方法，所述方法包括：

接收对应于使用LDPC编码来编码的比特的比特对数似然比(LLR)；

更新对应于奇偶校验矩阵(PCM)的列的每个经编码比特的所述比特LLR，所述比特LLR指示每个经编码比特的值的概率；

通过处理所述PCM的行内的每个比特LLR来为每个经编码比特确定所述行的后验LLR，其中对于第一组经编码比特，确定所述后验LLR包括使用第一数目的过时的比特LLR，并且其中对于第二组经编码比特，确定所述后验LLR包括使用第二数目的经更新的比特LLR，其中所述第一组经编码比特和所述第二组经编码比特包括全部经编码比特；以及

利用所述比特LLR来解码所述经编码比特。

2.如权利要求1所述的方法，其中更新所述比特LLR是基于对应的后验LLR的。

3.如权利要求2所述的方法，其中基于所述对应的后验LLR来更新所述比特LLR包括：基于对应的过时的后验LLR与对应的经更新的后验LLR之间的差异来更新所述比特LLR。

4.如权利要求1所述的方法，进一步包括：将对应于第三组经编码比特的第一组经更新的比特LLR存储在第一存储器组中，以及将对应于第四组经编码比特的第二组经更新的比特LLR存储在第二存储器组中，其中所述第三组经编码比特和所述第四组经编码比特包括全部经编码比特。

5.如权利要求4所述的方法，进一步包括：在从所述第一存储器组进行读取的同时从所述第二存储器组进行读取。

6.如权利要求4所述的方法，进一步包括：基于所述PCM的各行之间的依赖性来为所述第三组经编码比特或所述第四组经编码比特选择比特。

7.如权利要求6所述的方法，进一步包括：基于所述PCM中的各行之间的依赖性来确定用于更新所述比特LLR的次序。

8.如权利要求1所述的方法，其中利用所述比特LLR来对所述经编码比特进行解码包括：利用所述比特LLR在所述经编码比特上执行分层解码。

9.一种用于执行低密度奇偶校验(LDPC)解码的装置，包括：

至少一个处理器，其被配置成：

接收对应于使用LDPC编码来编码的比特的比特对数似然比(LLR)；

更新对应于奇偶校验矩阵(PCM)的列的每个经编码比特的所述比特LLR，所述比特LLR指示每个经编码比特的值的概率；

通过处理所述PCM的行内的每个比特LLR来为每个经编码比特确定所述行的后验LLR，其中对于第一组经编码比特，确定所述后验LLR包括使用第一数目的过时的比特LLR，并且其中对于第二组经编码比特，确定所述后验LLR包括使用第二数目的经更新的比特LLR，其中所述第一组经编码比特和所述第二组经编码比特包括全部经编码比特；以及利用所述比特LLR来解码所述经编码比特；以及

与所述至少一个处理器耦合的存储器。

10.如权利要求9所述的装置，其中更新所述比特LLR是基于对应的后验LLR的。

11.如权利要求10所述的装置，其中基于所述对应的后验LLR来更新所述比特LLR包括：基于对应的过时的后验LLR与对应的经更新的后验LLR之间的差异来更新所述比特LLR。

12.如权利要求9所述的装置，其中所述至少一个处理器被进一步配置成：将对应于第三组经编码比特的第一组经更新的比特LLR存储在第一存储器组中，并且将对应于第四组经编码比特的第二组经更新的比特LLR存储在第二存储器组中，其中所述第三组经编码比特和所述第四组经编码比特包括全部经编码比特，并且其中所述存储器包括所述第一存储器组和所述第二存储器组。