[发明专利]用于平台裕度调节和调试的软件模式寄存器访问

说明书

一种数据处理系统包括存储器通道以及耦合到所述存储器通道的数据处理器。所述数据处理器包括耦合到所述存储器通道并且适于访问至少一列双倍数据速率存储器的存储器控制器。所述存储器控制器包括用于存储接收到的存储器访问请求的命令队列，以及用于从所述命令队列中挑选存储器访问请求并且然后将所述存储器访问请求提供给所述存储器通道的仲裁器。基于预定标准选择所述存储器访问请求，并且响应于模式寄存器访问请求而使待处理操作静止。另外，所述存储器控制器包括模式寄存器访问控制器，所述模式寄存器访问控制器响应于所述模式寄存器访问请求，生成对存储器总线的至少一个对应的模式寄存器设置命令。此后，所述存储器控制器然后将对所述存储器总线的控制让给所述仲裁器。

背景技术

由具有亚微米特征的大型电容器阵列形成的动态随机存取存储器(DRAM)芯片用于计算机系统中的主存储器。DRAM相对廉价且密度高，从而使得每个设备能够整合大量DRAM。目前销售的大多数DRAM芯片与电子设备工程联合委员会(JEDEC)颁布的各种双倍数据速率(DDR)DRAM标准兼容。

可以周期性地重新校准一些DDR存储器芯片，以便针对诸如温度和电压的操作条件的变化来调整某些操作参数。例如，DDR3和DDR4允许周期性的输出缓冲器阻抗重新校准，称为“ZQ校准”，并且DDR4允许周期性的内部参考电压重新校准，称为“VREFDQ训练”。另外，当DRAM芯片包括在双列直插式存储器模块(DIMM)中时，它们可以可选地包括数据缓冲器，所述数据缓冲器本身具有需要重新校准的定时参数。

例如，在DDR4DRAM芯片中，在初始化期间由主机DDR控制器来配置VREFDQ值，并且可以在操作期间重新校准所述VREFDQ值。通过某些模式寄存器设置命令来配置VREFDQ值。优选地在操作期间随着条件改变(诸如电路板升温、电源漂移等)来重新训练VREFDQ。重新训练可能是破坏性的并且当通过现有软件机制完成时导致性能较差。另外，为了更新DDR4DRAM芯片上的VREFDQ值，JEDEC规范要求特定的多模式寄存器设置命令序列，并且在所述序列期间不允许其他介入的DRAM命令。当前的JEDEC标准使得难以通过脚本工具、例如硬件调试工具来利用单测试模式寄存器命令。

附图说明

图1以框图形式示出根据一些实施例的数据处理系统；

图2以框图形式示出适合于在图1的数据处理系统中使用的加速处理单元(APU)；

图3以框图形式示出根据一些实施例的适合于在图2的APU中使用的存储器控制器和相关联物理接口(PHY)；

图4以框图形式示出根据一些实施例的适合于在图2的APU中使用的另一个存储器控制器和相关联PHY；

图5以框图形式示出根据一些实施例的存储器控制器；

图6以状态图形式示出根据一些实施例的用于启用模式寄存器设置写入命令的状态转换；

图7以状态图形式示出根据一些实施例的用于双倍数据速率数据缓冲操作的状态转换；

图8示出根据一些实施例的可以由图5的存储器控制器使用的双倍数据速率操作的流程图；

图9示出根据一些实施例的可以由图5的存储器控制器使用的数据缓冲器控制操作的流程图；

图10示出根据一些实施例的可以由图5的存储器控制器使用的多用途寄存器的内容检索的流程图；并且

图11示出根据一些实施例的2维数据眼，其以图形方式显示响应于一系列输入值的DRAM的输出值。

在以下描述中，在不同附图中使用相同的参考数字指示相似或相同的物件。除非另有说明，否则词语“耦合”及其相关联动词形式包括通过本领域已知的方式的直接连接和间接电连接，并且除非另有说明，否则任何直接连接的描述也暗指使用适当形式的间接电连接的替代实施例。

具体实施方式