[发明专利]堆叠列状集成电路有效
申请号: | 201780058069.1 | 申请日: | 2017-08-29 |
公开(公告)号: | CN109792245B | 公开(公告)日: | 2023-04-25 |
发明(设计)人: | E·C·吴 | 申请(专利权)人: | 赛灵思公司 |
主分类号: | H03K19/0175 | 分类号: | H03K19/0175;H03K19/177 |
代理公司: | 北京市金杜律师事务所 11256 | 代理人: | 王茂华;张昊 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 堆叠 集成电路 | ||
一种示例半导体器件包括:第一集成电路(IC)裸片(206),包括第一列的级联耦合资源块(216);第二IC裸片(210),包括第二列的级联耦合资源块(218),其中第二IC裸片的有源侧(211)安装至第一IC裸片的有源侧(207);以及多个电连接件(208),位于第一IC的有源侧和第二IC的有源侧之间,多个电连接件包括位于第一列的级联耦合资源块和第二列的级联耦合资源块之间的至少一个电连接件(308)。
技术领域
本公开的示例总体上涉及半导体器件,并且具体地,涉及堆叠列状集成电路(IC)。
背景技术
可编程集成电路(IC)用于根据用户可配置输入来实现数字逻辑运算。一个示例性可编程IC是现场可编程门阵列(FPGA)。一种类型的FPGA包括可编程拼片(programmabletile)的列。可编程拼片包括各种类型的逻辑块,其例如可以包括输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取内存块(BRAM)、乘法器、数字信号处理块(DSP)、处理器、时钟管理器、延迟锁环(DLL)、总线或网络接口(诸如高速外围部件互连(PCIe))和以太网等。每个可编程拼片通常包括可编程互连和可编程逻辑。可编程互连通常包括由可编程互连点(PIP)互连的可变长度的大量互连线。可编程逻辑使用可编程元素(例如,可以包括函数生成器、寄存器、算术逻辑等)来实现用户设计的逻辑。专用资源(诸如BRAM、DSP等)的一些列可以包括沿一个方向(例如,从底部资源到顶部资源)的级联连接。由于级联连接嵌入到资源列中,因此它们的性能通过设计来保证,并且比使用CLB和可编程互连件的管线更有效。
一些半导体器件包括安装至中介层的多个可编程IC。例如,代替制造一个大FPGA裸片,在中介层上制造、组装和互连多个较小的FPGA裸片。中介层用作高密度印刷电路板。然而,由于中介层上可用的连接的数量有限,专用资源列中的级联连接不会跨越裸片边界。因此,最大级联长度比单个大FGPA裸片的情况更短。
发明内容
描述了一种用于提供堆叠列状集成电路(IC)的技术。在一个示例中,半导体器件包括:第一集成电路(IC)裸片,包括第一列的级联耦合资源块;第二IC裸片,包括第二列的级联耦合资源块,其中第二IC裸片的有源侧安装至第一IC裸片的有源侧;以及多个电连接件,位于第一IC的有源侧和第二IC的有源侧之间,多个电连接件包括位于第一列的级联耦合资源块和第二列的级联耦合资源块之间的至少一个电连接件。
备选地,第一IC裸片和第二IC裸片可以包括公共平面布置,并且第二IC裸片可以相对于第一IC裸片翻转。
备选地,第一列的级联耦合资源块可以关于第一IC裸片的中心线对称,并且第二列的级联耦合资源块可以关于第二IC裸片的中心线对称。
备选地,至少一个电连接件可包括位于第一列的级联耦合资源块中的至少一个资源块与第二列的级联耦合资源块中的相应至少一个资源块之间的电连接件。
备选地,第一列的级联耦合资源块和第二列的级联耦合资源块中的每个资源块均可以包括单向级联。
备选地,第一列的级联耦合资源块和第二列的级联耦合资源块中的每个资源块均可以包括双向级联。
在另一示例中,一种用于制造半导体器件的方法包括:形成包括第一列的级联耦合资源块的第一集成电路(IC)裸片;形成包括第二列的级联耦合资源块的第二IC裸片;以及将第二IC裸片的有源侧安装至第一IC裸片的有源侧,并且在第一IC的有源侧和第二IC的有源侧之间形成多个电连接件,多个电连接件包括位于第一列的级联耦合资源块和第二列的级联耦合资源块之间的至少一个电连接件。
备选地,第一列的级联耦合资源块可以平行于第一IC裸片的Y轴并且可以关于第一IC裸片的X轴对称,第一IC裸片的X轴垂直于其Y轴。第二列的级联耦合资源块可以平行于第二IC裸片的Y轴并且可以关于第二IC裸片的X轴对称,第二IC裸片的X轴垂直于其Y轴。
备选地,安装步骤可以包括相对于第一IC裸片翻转第二IC裸片。
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