[发明专利]具有程序偏置和快速感测的感测放大器

说明书

本发明公开了用于访问非易失性存储器122的装置、系统和方法。位线302耦接到非易失性存储器元件123的存储单元。感测放大器306耦接到位线302。感测放大器306包括感测电路402和偏置电路404。感测电路402感测位线302的电性质以用于从一个或多个存储单元读取数据，并且偏置电路404向位线302施加偏置电压以用于向一个或多个存储单元写入数据。偏置电路404和感测电路402包括感测放大器306内单独的并行电路径。

技术领域

在各种实施方案中，本公开涉及用于非易失性存储器的感测放大器，并且更具体地，涉及具有程序偏置和快速感测的感测放大器。

背景技术

在各种类型的非易失性存储器中，位线可以连接存储单元的列或串。偏置电压可以被施加到位线，用于对存储单元编程，并且禁止电压可以被施加到位线，用于禁止存储单元被编程。为了从存储单元读取数据，耦接到位线的感测放大器可以感测位线电压，并基于位线电压输出可识别的逻辑电平。在某些类型的非易失性存储器中，编程或向存储单元写入数据可能比从存储单元读取数据花费显著更长的时间。

发明内容

提供了用于访问非易失性存储器的装置。在一个实施方案中，位线耦接到非易失性存储器元件的存储单元。在某个实施方案中，感测放大器耦接到位线。在又一个实施方案中，感测放大器包括感测电路和偏置电路。在一个实施方案中，感测电路感测位线的电性质以用于从一个或多个存储单元读取数据。在又一个实施方案中，偏置电路向位线施加偏置电压以用于向一个或多个存储单元写入数据。在某些实施方案中，偏置电路和感测电路包括感测放大器内单独的并行电路径。

提供了用于访问非易失性存储器的方法。在一个实施方案中，方法包括从非易失性存储元件读取第一数据集。在某个实施方案中，非易失性存储元件可包括多个存储单元、耦接到存储单元的多个位线和/或耦接到位线的多个感测放大器。在又一个实施方案中，读取第一数据集可包括感测一个或多个位线的电压。在某些实施方案中，方法包括向非易失性存储元件写入第二数据集。在另外的实施方案中，写入第二数据集可包括向一个或多个位线施加偏置电压。在一个实施方案中，感测放大器包括用于感测位线电压的感测电路和用于施加位线偏置电压的偏置电路。在又一个实施方案中，偏置电路的电容大于感测电路的电容。在一个实施方案中，偏置电路和感测电路单独地并联耦接到位线。

在另一个实施方案中，装置包括用于感测位线的电压的装置，以用于从非易失性存储器元件的一个或多个存储单元读取数据。在某个实施方案中，非易失性存储器元件包括多个存储单元。在又一个实施方案中，装置包括用于将位线偏置到偏置电压的装置，以用于将数据编程到一个或多个存储单元。在一个实施方案中，感测放大器包括用于感测的装置和用于偏置的装置。在又一个实施方案中，用于感测的装置的电容小于用于偏置的装置的电容。

附图说明

下文参考附图中示出的具体实施方案包括了更具体的描述。应当理解，这些附图仅描绘了本公开的某些实施方案，因此不应被认为是对其范围的限制，通过使用附图，以额外的特异性和细节描述和解释了本公开，其中：

图1是示出包括感测/偏置部件的系统的一个实施方案的示意性框图；

图2是示出包括感测/偏置部件的非易失性存储设备的一个实施方案的示意性框图；

图3是示出用于访问非易失性存储器的装置的一个实施方案的示意图；

图4A是示出感测放大器的一个实施方案的示意图；

图4B是示出感测放大器的偏置电路的一个实施方案的示意图；

图5是示出用于访问非易失性存储器的方法的一个实施方案的示意性流程图；以及

图6是示出用于访问非易失性存储器的方法的又一个实施方案的示意性流程图。

具体实施方式