[发明专利]三维半导体器件及制造方法

说明书

一种半导体器件，所述半导体器件包括衬底以及形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述半导体器件还包括形成在栅极区内的台阶状连接结构，所述栅极区将每根纳米线电连接到所述栅极区上方的位置。第一栅电极具有台阶状廓线并且连接到第一级纳米线。

背景技术

相关申请的交叉引用

本申请基于并要求2016年8月8日提交的美国临时申请号62/372,106的优先权，其全部内容以引用的方式并入本文。

技术领域

本发明涉及一种半导体器件和制造诸如集成电路的半导体器件的方法，并且涉及制造用于集成电路的晶体管和晶体管组件。

相关技术描述

在半导体器件的制造过程中(特别是在微观尺度上)，执行各种制造过程，诸如成膜沉积、蚀刻掩模产生、图案化、材料蚀刻和去除，以及掺杂处理。重复执行这些过程以在衬底上形成期望的半导体器件元件。历史上，通过微制造，已在一个平面中形成晶体管，其中布线/金属化形成在有源器件平面上方，因此已被表征为二维(2D)电路或2D制造。缩放工作大大增加了2D电路中每单位面积的晶体管数目，但随着缩放进入单个数位纳米半导体器件制造节点，缩放工作正面临更大的挑战。半导体器件制造商已表达对晶体管彼此堆叠的三维(3D)半导体电路的需求。

发明内容

因此，本公开的一个目的是促进3D半导体电路的制造。

本公开的这个和其他目的可由三维(3-D)集成电路(IC)或半导体器件提供，所述半导体器件包括衬底和形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述半导体器件还包括形成在所述栅极区内的台阶状连接结构，所述栅极区将每根纳米线电连接到所述栅极区上方的位置。第一栅电极具有台阶状廓线并且连接到第一级纳米线。

在另一方面，一种形成半导体器件的方法包括：形成延伸穿过场效应晶体管器件的栅极区的纳米线；在所述栅极区内的两根垂直分离的纳米线之间形成水平阻隔件层，所述栅极区具有覆盖第一级纳米线的临时填充材料，所述临时填充材料具有在所述第一级纳米线与所述第二级纳米线之间延伸的水平表面，所述第二级纳米线定位在所述第一级纳米线上方且与所述第一级纳米线垂直对准，所述水平阻隔件通过在所述临时表面上选择性地沉积阻隔件材料而不在所述第二级纳米线上沉积阻隔件材料来形成。形成延伸到所述水平阻隔件的垂直电极阻隔件；并且在所述栅极区内形成第一栅电极和第二栅电极，其中每个栅电极将纳米线电连接到所述栅极区上方的接触位置。所述第一栅电极具有台阶状廓线，所述第一栅电极与所述第二栅电极通过至少所述水平阻隔件和所述垂直电极阻隔件彼此分开。

又一方面包括一种形成半导体器件的方法，其包括：形成具有垂直纳米线堆叠的栅极区，所述纳米线堆叠包括至少两根纳米线，所述纳米线具有水平取向的纵向轴线并且其中所述纳米线彼此间隔开且垂直对准。执行过程序列，其包括：在所述栅极区中沉积临时填充材料；使所述临时填充材料凹陷到垂直堆叠的纳米线之间的位置；以及通过选择性地沉积在所述临时填充材料上而不沉积在未覆盖的纳米线上来形成水平阻隔件材料。所述序列还包括：形成垂直阻隔件；选择性地金属化纳米线；以及通过在由所述水平阻隔件和所述垂直阻隔件限定的空间内沉积金属来形成第一栅电极和第二栅电极。

当然，为清晰起见，已呈现了如本文所述的不同步骤的论述次序。大体来说，这些步骤可以任何合适的次序来执行。另外，虽然本文中的不同特征、技术、构型等中的每一者可能在本公开的不同位置中进行论述，但意图是每个概念可彼此独立或者彼此组合地执行。因此，可以许多不同的方式来体现和查看本发明。