[发明专利]用于调整命令信号路径的延迟的设备及方法

说明书

本发明揭示涉及调整命令信号路径的延迟的设备及方法。实例设备包含：时序电路，其包含分频电路，所述分频电路接收具有第一频率的第一时钟信号及提供具有第二频率的一对互补的第二及第三时钟信号，所述第二频率是所述第一频率的一半；第一延迟电路，其接收所述第二时钟信号及响应于所述第二时钟信号提供经延迟第二时钟信号；及第二延迟电路，其接收所述第三时钟信号及响应于所述第三时钟信号提供经延迟第三时钟信号。所述时序电路接收第一信号、响应于所述经延迟第二时钟信号锁存所述第一信号以提供第二信号、响应于所述经延迟第三时钟信号锁存所述第一信号以提供第二信号及响应于所述第二时钟信号锁存所述第二信号或响应于延时信息锁存所述第三时钟信号。

技术领域

本发明的实施例大体上涉及半导体存储器，且更明确来说，在描述的一或多个实施例中，本发明涉及信号路径及调整通过所述信号路径的命令信号的时序。

背景技术

在半导体存储器中，存储器的正确操作是基于各种内部命令及时钟信号的正确时序。举例来说，在从存储器读取数据时，内部时钟信号(对数据路径电路计时以提供(例如，输出)读取数据)可能需要与内部读取命令信号基本上同时地提供，以适当地启用数据路径电路来输出读取数据。如果内部读取命令信号的时序并非如此使得数据路径电路在内部时钟信号对数据路径电路计时以在期望时间输出读取数据时启用，那么读取命令就可被不经意地忽略或由存储器提供的读取数据可能是不正确的(例如，与另一读取命令相关联的数据)。同样地，在将数据写入到存储器时，内部时钟信号(其对数据路径电路计时以锁存写入数据)可能需要与内部写入命令信号具备特定时序关系，以适当地启用数据路径电路以提供经锁存写入数据用于写入到存储器。内部命令及时钟信号的不准确时序可导致写入命令被不经意地忽略或不正确的写入数据被提供到存储器可(例如，写入数据与另一写入命令相关联)。可能需要内部时钟信号的准确时序的命令的另一实例及用于正确操作的命令包含例如裸片上终止启用命令。

此外，如已知，“延时”可经选择(例如，编程、期望、使用、给定等)以设置由存储器接收读取命令与由存储器输出数据的时间之间的时间，通常以时钟周期T的数目计量。还可选择“写入延时”以设置由存储器接收写入命令与将写入数据被提供到存储器的时间之间的时间，通常也以T的数目计量。延时可经选择例如以适应不同频率(即，不同时钟周期)的时钟信号。

使生成准确地计时的内部时钟及命令信号复杂化的是存储器时钟信号的相对较高频率，例如1GHz或更高。举例来说，存储器时钟信号可超过1GHz。此外，使问题复杂化的是，多数据速率存储器可以高于存储器时钟信号的速率提供及接收数据，所述速率可表示可以其执行命令的速率。因此，命令信号及内部时钟信号可能必须同步以便维持正确的时序。多数据速率存储器的实例是以时钟频率的两倍速率输出读取数据的多数据速率存储器，例如输出与存储器时钟信号的时钟边缘同步的数据。

发明内容

本文揭示实例设备。实例设备可包含第一延迟电路，其经配置以接收第一时钟信号及至少部分响应于所述第一时钟信号提供第一经延迟时钟信号。所述实例设备还可包含第二延迟电路，其经配置以接收第二时钟信号及至少部分响应于所述第二时钟信号提供第二经延迟时钟信号。所述第二时钟信号可与所述第一时钟信号互补。所述实例设备可进一步包含：第一及第二电路节点；及第一时序电路，其耦合于所述第一电路节点与第二电路节点之间，其中所述第一时序电路可经配置以至少部分响应于所述第一经延迟时钟信号锁存所述第一电路节点上的第一信号以提供第一经锁存信号。所述第一时序电路还可经配置以至少部分响应于所述第一及第二时钟信号中的一者在所述第二电路节点上提供所述第一经锁存信号。所述实例设备可进一步包含：第二时序电路，其与所述第一时序电路并联耦合于所述第一电路节点与第二电路节点之间，其中所述第二时序电路可经配置以至少部分响应于所述第二经延迟时钟信号锁存所述第一电路节点上的所述第一信号以提供第二经锁存信号。所述第二时序电路还可经配置以至少部分响应于所述第一及第二时钟信号中的另一者在所述第二电路节点上提供所述第二经锁存信号。