[发明专利]半导体装置

说明书

目的在于提供一种能够抑制栅极绝缘膜的破坏的技术。半导体装置具备：多个半导体开关元件，是MOSFET，且内置肖特基势垒二极管；第1欧姆电极，配设于阱区域中的与规定区域相反的一侧的第1区域上方，与该第1区域电连接；第1肖特基电极，配设于在阱区域的第1区域中露出的半导体层上；以及布线，与第1欧姆电极及第1肖特基电极电连接，并且与源电极电连接。

技术领域

本发明涉及半导体装置。

背景技术

在MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor，金属-氧化物-半导体场效应晶体管)等半导体装置中，有内置有回流二极管的例子。例如在专利文献1～3中，提出了在MOSFET的部件内内置SBD(肖特基势垒二极管：Schottky Barrier Diode)，用作回流二极管的结构。另外，作为提高SiC-MOS构造的高速开关时的可靠性的结构，提出了如专利文献4记载的、在面积大的阱设置有低电阻层的结构。

现有技术文献

专利文献

专利文献1：日本特开2003-017701号公报

专利文献2：国际公开第2014/162969号

专利文献3：日本特开2003-133557号公报

专利文献4：国际公开第2010/098294号

发明内容

一般，在MOSFET等半导体装置中，内含pn二极管。因此，在pn二极管动作时，在漂移层中注入少数载流子。

在半导体装置中，注入的少数载流子与漂移层中的多数载流子引起复合。已知由于此时发生的复合能量，根据半导体的种类，该晶体中的周期构造被打乱、即发生晶体缺陷。特别地，在碳化硅的情况下，由于其带隙大，所以在复合时释放的能量大，并且，具有各种稳定的结晶相，所以晶体构造易于变化。因此，在碳化硅半导体装置中内含的pn二极管动作时，易于发生晶体缺陷。

在发生晶体缺陷时，在电上成为高电阻。因此，在配设根据电压的施加形成沟道的部件单元的区域、特别是MOSFET的活性区域中由于复合而发生晶体缺陷时，导通电阻、即针对源极漏极之间的正向电流的元件电阻变大。其结果，使相同的电流密度进行通电的情况下的通电损失变大。

这样，在MOSFET中的支配性的损失之一即通电损失变大时，由于MOSFET的发热的增大，引起使长期的稳定动作变得困难的问题。

另一方面，在内置有SBD的MOSFET的情况下，通过将SBD的扩散电位设计得低于pn结的扩散电位，在回流动作时，在直至活性区域的pn二极管进行动作的期间，在内置的SBD中流过单极电流。因此，关于一定量的电流，能够在无pn二极管的动作的状态下使回流电流通电，能够避免导通电阻的增大。

但是，在专利文献1记载的终端布局中，存在如下问题：在增加在MOSFET中流过的回流电流时，MOSFET的部件单元群中的配置于接近终端部的区域的部件单元相对其以外的部件单元更早地动作、即pn二极管在低的源极漏极间电压下动作。

在该情况下，会在超过预定的电压的使用条件下长时间持续使用半导体装置。其结果，发生接近外周部的部件单元中的导通电阻增大，芯片整体的导通电阻也增大的问题。

为了将芯片整体的导通电阻的增大抑制为容许量以下，需要限制在元件整体流过的回流电流，限制在配置于接近终端部的区域的部件单元的pn二极管中流过的电流。其意味着为了使期望的电流流过而需要增大必要的芯片尺寸，意味着增大芯片成本。