[发明专利]具有数据总线的半导体分层装置

说明书

本发明描述半导体芯片之间的数据通信的设备及方法。实例设备包含：第一半导体芯片及第二半导体芯片，其经由提供于所述第一半导体芯片及所述第二半导体芯片中的一者中的穿衬底通孔TSV与彼此堆叠。所述第一半导体芯片及第二半导体芯片通过使用已使用DBI算法编码的数据总线反转数据与彼此通信。

背景技术

高数据可靠性、高存储器存取速度、更低电力消耗及减小的芯片尺寸是半导体存储器要求的特征。近年来，已引入了三维(3D)存储器装置。一些3D存储器装置通过垂直堆叠芯片(例如，裸片)并使用穿衬底通孔(TSV)互连所述芯片而形成。3D存储器装置的益处包含：更短互连件，其减少电路延迟及电力消耗；层之间的大量垂直通孔，其允许不同层中的功能块之间的宽带宽总线；及相当小的占用面积。因此，3D存储器装置有助于更高存储器存取速度、更低电力消耗及芯片尺寸减小。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)及宽I/O动态随机存取存储器(DRAM)。

举例来说，高带宽存储器(HBM)是一种包含高性能DRAM接口及垂直堆叠式DRAM的存储器。四个DRAM芯片(例如，核心芯片)的典型HBM堆叠每芯片具有两个128位信道，总共八个输入/输出信道，且总宽度为1024位。HBM的接口(IF)芯片提供具有八个输入/输出信道的接口，八个输入/输出信道独立于彼此起作用。在HBM中，芯片之间(例如，接口芯片与核心芯片之间)经由穿衬底通孔(TSV)的数据传输可导致高电力消耗，这是由于电流在作为电容器的TSV处充电及放电。

发明内容

根据本发明的实施例的实例设备可包含第一及第二半导体芯片，其经由提供于所述第一及第二半导体芯片中的至少一者中的穿衬底通孔(TSV)与彼此堆叠。所述第一及第二半导体芯片可经配置以通过使用已使用数据总线反转(DBI)算法编码的DBI数据与彼此通信。

根据本发明的实施例的实例半导体装置可包含：多个输入端子，其可接收输入数据；多个输出端子；第一端子，其可接收与所述输入数据相关联的第一信号；第二端子；DBI编码器，其耦合于所述多个输入端子与所述多个输出端子之间且被供应DBI启用信号，及选择器电路，其耦合到所述第一端子、所述第二端子及所述DBI编码器。所述DBI编码器可当所述DBI启用信号指示第一状态时对所述输入数据启用DBI编码操作以生成第一输出数据并将所述第一输出数据提供到所述多个输出端子；当所述DBI启用信号指示所述第一状态时生成与所述第一输出数据相关联的第二信号；及当所述DBI启用信号指示第二状态时对所述输入数据停用所述DBI编码操作以生成第二输出数据并将所述第二输出数据提供到所述多个输出端子。所述选择器电路可当所述DBI启用信号指示所述第二状态时向所述第二端子提供第一信号且当所述DBI启用信号指示所述第一状态时向所述第二端子提供所述第二信号。

根据本发明的实施例的实例系统可包含：控制器，其可提供第一及第二数据中的至少一者，所述第一数据使用DBI算法编码且所述第二数据不使用所述DBI算法编码；第一芯片，其耦合到所述控制器；及第二芯片，其耦合到所述第一芯片。所述第一芯片可当所述控制器提供所述第一数据时将所述第一数据传递到所述第二芯片；当所述控制器提供所述第二数据时将所述第二数据转换成使用所述DBI算法编码的第三数据；且可进一步将所述第三数据提供到所述第二芯片。

附图说明

图1是根据本发明的实施例的半导体装置中的接口(IF)芯片及多个核心芯片的示意图。

图2A是根据本发明的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。

图2B是根据本发明的实施例的图2A的模式寄存器设置及IF芯片的启用输入的真值表。

图3A是根据本发明的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。

图3B是根据本发明的实施例的图3A的模式寄存器设置及核心芯片的启用输入的真值表。