[发明专利]采用单和双扩散中断以提高性能的鳍式场效应晶体管(FINFET)互补金属氧化物半导体(CMOS)电路

说明书

公开了一种具有单和双扩散中断以提高性能的鳍式场效应晶体管(FET)(FinFET)互补金属氧化物半导体(CMOS)电路。在一方面，采用单和双扩散中断的FinFET CMOS电路包括P型FinFET，其包括由半导体衬底形成并且对应于P型扩散区的第一鳍状件。FinFET CMOS电路包括N型FinFET，其包括由半导体衬底形成并且对应于N型扩散区的第二鳍状件。为了电隔离P型FinFET，在P型FinFET的栅极的任一侧上的第一鳍状件中形成第一和第二单扩散中断(SDB)隔离结构。为了电隔离N型FinFET，在N型FinFET的栅极的任一侧上的第二鳍状件中形成第一和第二双扩散中断(DDB)隔离结构。

优先权申请

本申请要求于2016年6月30日提交的并且名称为“采用单和双扩散中断以提高性能的鳍式场效应晶体管(FET)(FINFET)互补金属氧化物半导体(CMOS)电路”的美国专利申请序列号15/197,949的优先权，其全部内容通过引证引入本文。

技术领域

本发明的技术总体上涉及Fin场效应晶体管(FETs)(FinFETs)，并且具体涉及FinFET互补金属氧化物半导体(CMOS)电路中的相邻元件之间的扩散中断(diffusionbreak)的使用。

背景技术

晶体管是现代电子设备中的基本部件。在许多现代电子设备中的集成电路(ICs)中，采用了大量的晶体管。例如，诸如中央处理单元(CPUs)的部件和存储器系统都采用大量的晶体管，以用于逻辑电路和存储器设备。

随着电子设备的功能变得更加复杂，在这样的设备中包括更大数目的晶体管的需求也是如此。然而，由于需要在例如移动设备等的越来越小的封装中提供电子设备，因此需要在更小的IC芯片中提供更大数目的晶体管。这种晶体管的数目的增加通过持续努力将IC中的晶体管小型化(即，将越来越多的晶体管放置在相同的空间量中)而被部分地实现。具体地，IC中的节点尺寸通过IC中最小金属线宽度的减小(例如，65纳米(nm)、45nm、28nm、20nm等)而被缩小。因此，平面晶体管的栅极长度也可以按比例地减小，从而减小了晶体管和互连件的沟道长度。平面晶体管中的减小的沟道长度具有增加驱动强度(即，增加的漏极电流)和提供更小的寄生电容而带来缩短的电路延迟的益处。然而，随着平面晶体管中的沟道长度减小，使得沟道长度接近与耗尽层宽度类似的幅度，可能发生降低性能的短沟道效应(SCEs)。更具体地，平面晶体管中的SCE导致增加的电流泄漏、降低的阈值电压和/或阈值电压滚降(即，在较短的栅极长度处的降低的阈值电压)。

在这方面，为了解决缩小晶体管中的沟道长度同时避免或减轻SCE的需要，已经开发了替代平面晶体管的晶体管设计。一种这样的替代晶体管设计包括Fin场效应晶体管(FET)(FinFET)，其通过由衬底形成的“鳍状件”提供导电沟道。材料被缠绕在鳍状件周围以形成设备的栅极。例如，图1示出了常规的FinFET 100。FinFET 100包括半导体衬底102和由半导体衬底102形成的鳍状件104。氧化物层106包括在鳍状件104的任一侧。FinFET 100包括源极108和由鳍状件104互连的漏极110，使得鳍状件104的内部部分作为源极108和漏极110之间的导电沟道112起作用。鳍状件104由“包围”栅极114包围。栅极114的包围结构提供了对沟道112的更好的静电控制，并且因此帮助减少泄漏电流并且克服其他SCE。

虽然与平面晶体管相比，诸如FinFET 100的FinFET减少了泄漏电流并且避免或减轻了SCE，但采用FinFET的IC仍然需要提高的性能。例如，IC可以包括采用P型FinFET和N型FinFET的一个或多个互补金属氧化物半导体(CMOS)电路。常规的制造工艺可能导致具有不同性能特征的P型FinFET和N型FinFET，使得P型FinFET或N型FinFET限制了对应的CMOS电路的性能，这限制了IC的性能。以这种方式，制造P型FinFETs和N型FinFETs以便减少或避免可归因于常规制造工艺的性能限制将是有利的。

发明内容