[发明专利]绝缘栅极功率半导体器件以及用于制造这种器件的方法

说明书

绝缘栅极功率半导体器件(1)在发射极侧(22)和集电极侧(27)之间具有(n‑)掺杂漂移层(5)。p掺杂保护枕(8)覆盖沟槽栅极电极(7、7')的沟槽底部(76)。在增强层深度(97)中具有最大增强层掺杂浓度的n掺杂增强层(95)将基极层(4)与漂移层(5)分离。具有最大等离子体增强层掺杂浓度的n掺杂等离子体增强层(9、9')覆盖保护枕(8)和沟槽栅极电极(7、7')之间的边缘区域。n掺杂浓度从最大增强层掺杂浓度朝向等离子体增强层(9、9')减小，并且n掺杂浓度从最大等离子体增强层掺杂浓度朝向增强层(95)减小，使得n掺杂浓度在增强层(95)和等离子体增强层(9、9')之间具有局部掺杂浓度最小值。

技术领域

本发明涉及功率电子设备的领域，并且更具体地涉及一种绝缘栅极功率半导体器件，或者用于制造绝缘栅极功率半导体器件的方法。

背景技术

在图18中，示出了现有技术的绝缘栅极双极晶体管(IGBT)，如根据EP 0 795911A2已知的。现有技术的器件包括有源单元，其在发射极侧22上的发射极电极2和与发射极侧22相对的集电极侧27上的集电极电极25之间具有按如下次序的不同传导类型的层：(n+)掺杂源极层3、与发射极电极2接触的p掺杂基极层4、n掺杂增强层95、(n-)掺杂漂移层5、(n+)掺杂缓冲层55和p掺杂集电极层6。

沟槽栅极电极7布置在发射极侧22上，发射极侧22包括栅极层70和第一电绝缘层72，第一电绝缘层72围绕栅极层70并从而将栅极层70与漂移层5、基极层4和源极层3分离。第二绝缘层74布置在栅极层70和发射极电极2之间。沟槽栅极电极7从发射极侧22延伸直到沟槽深度77，沟槽栅极电极7在沟槽深度77处具有沟槽底部76。沟槽栅极电极7具有从沟槽底部76延伸到发射极侧22的沟槽横向侧75。p掺杂保护枕8覆盖沟槽底部76。

如在EP 0 795 911 A2中所描述的，通过首先注入和扩散N-掺杂剂以便产生增强层95，来产生现有技术的器件。增强层95与漂移层5相比具有更高的掺杂浓度。此后，注入和扩散P-掺杂剂以便产生p掺杂基极层4。然后通过使用抗蚀剂掩模注入和扩散N-掺杂剂来产生n+源极层3。随后，在源极层3上并且部分在基极层4上施加氧化膜，以便蚀刻对于沟槽栅极电极7的开口，沟槽栅极电极7在深度方向向下延伸到漂移层5。现在，在沟槽的底部注入P掺杂剂。然后蚀刻掉氧化膜，并在沟槽的表面上形成热氧化膜(用于形成第一绝缘层72)，然后用掺杂有N-杂质的多晶硅填充沟槽以便形成导电栅极层70。多晶硅被蚀刻回到沟槽的开口，留下多晶硅埋在沟槽中。然后，表面被第二绝缘层74覆盖，第二绝缘层74此后被作为另一掩模的抗蚀剂层覆盖，该另一掩模覆盖沟槽顶部上的区域、包括小开口区在内的源极区域3，小开口区位于与基极层4紧邻(其也是未覆盖的)。然后在未覆盖的抗蚀剂掩模区处蚀刻掉第二绝缘层74，从而将第二绝缘层74保持在栅极层70的顶部和源极层3的邻近部分上。此后，在第二绝缘层74的未覆盖区上施加AlSi，由此使形成发射极电极2的AlSi层、基极层4和源极层3短路。

n型增强层95改进了PIN效应，增加了等离子体浓度，并降低了导通状态损耗。然而，与标准沟槽IGBT相比，具有高度掺杂增强层95的这种现有技术器件将遭受更差的SOA和击穿电压。由于通过这种增强层95增强了有源单元附近的载流子浓度，与没有增强层的现有技术IGBT相比，鉴于更高的安全操作区(SOA)和更低的导通状态损耗，具有这种增强层95的IGBT更优胜。

然而，在n增强层95/p基极层4结合处的电场也增加了。实践的增强层掺杂浓度因此被限于小于2.5×10¹⁶cm^-3的值，以防止过多的电场以及因此使阻断性能和关断SOA降级。如图19中所示，对于较高的掺杂浓度，导通状态电压V_CE,on有利地减小了。这意味着，对于击穿电压，增强层的掺杂浓度越低越好，并且对于导通状态电压，反之亦然，其中具有在击穿电压崩溃之处掺杂浓度的上限。