[发明专利]用于多级存储器总线架构的终端方案

说明书

提供了多级存储器总线架构，其中激活的DRAM未被终接，并且非激活的DRAM终接，以增加激活的DRAM处的数据眼图宽度。

相关专利的交叉引用

本申请是2016年12月2日提交的美国专利申请No.15/368,445的继续申请，该专利要求2016年6月6日提交的美国临时申请No.62/346,427的权益，其全部内容被并入本文。

技术领域

本申请涉及多级存储器总线架构，并且更具体地涉及用于多级存储器的非均一的终端方案。

背景技术

为了在用于移动市场的动态随机存取存储器(DRAM)设备中提供降低的功耗，已经发展了各种低功率的双倍数据速率(LPDDR)DRAM标准，其中DRAM可以改变用于从传输设备(诸如，片上系统(SoC))接收数据的信令电压和数据速率。通信信道在SoC与DRAM之间延伸，通过该通信信道，每个比特在符号间隔上作为二进制高(逻辑一)符号或者二进制低(逻辑零)符号被传输。每个DRAM可以关于通信信道选择性地终接(呈现匹配负载)或不终接。如果DRAM并未终接，则到DRAM的输入阻抗与通信信道的特性阻抗不匹配。相反，如果DRAM终接，则它的输入阻抗与通信信道的特性阻抗相匹配。

非终接操作模式中DRAM的不匹配的输入阻抗使得传输自SoC的数据被反射回SoC。这种反射通常被认为是不希望的，因此常规上，DRAM在高速数据传输模式期间将激活其终端。在低速操作模式期间，DRAM可以随后解激活其终端以节省功率，因为匹配的负载(例如，50欧姆的电阻器)将功率消散到地。这种终端通常被实现在多级架构中，其中SOC通过公共通信信道耦合到多个DRAM。公共通信信道以一个或多个分支结束，使得每个DRAM可以耦合到公共通信信道。

在多级存储器总线架构中，SoC一次向一个DRAM写入，使得存在激活(被写入的)DRAM和一个或多个非激活的DRAM(未被写入的)。在高速操作模式中，传统上是激活的DRAM被终接而非激活的DRAM未被终接。但是数据速率被增长的越来越高，在激活的DRAM处维持足够的数据眼图变得越来越困难。

相应地，本领域需要改进的终端方案，以用于多级存储器总线架构。

发明内容

为了在多级存储器总线架构中激活的DRAM处提供改进的数据眼图，激活的DRAM不会终接(将匹配的电阻器耦合到多级存储器总线，以便提供匹配阻抗)，而非激活(多个)DRAM终接。这与终接激活的DRAM以具有匹配阻抗的传统实践相反，但是，在未终接的激活的DRAM处接收的数据信号的反射增加了信号的边沿速率(传输的数据符号的上升沿或下降沿的变化率)，使得未终接的激活的DRAM处的数据眼图被改善。非激活的DRAM的终接防止了附加反射，附加反射可以与来自激活的DRAM的反射相加，并且在数据源(诸如，SoC)处引起干扰。如果在多级存储器总线架构中仅存在两个DRAM，则因此将存在非终接的激活的DRAM和终接的非激活的DRAM。在具有多于两个DRAM的更高阶多级存储器总线架构中，除了终接的非激活的DRAM以外，还有一个或多个附加的非激活的DRAM，但是附加的非激活的DRAM可以不被终接以便降低功耗。无论多级阶数，所得的多级存储器总线架构呈现了到公共通信数据信道(多级存储器总线)的非均一接口，公共通信数据信道将SoC耦合到DRAM，这与常规使用的非均一致性相反，但是实质上改善了非终接的激活的DRAM处的数据眼图。

附图说明

图1A是根据本公开的方面的包括两个DRAM的多级存储器总线架构的电路图。

图1B是根据本公开的方面的包括两个DRAM的多级存储器总线架构的电路图。

图2是根据本公开的方面的包括电感终端的多级存储器总线架构的电路图。

图3是根据本公开的方面的包括多级存储器总线架构的层叠封装的图。

图4是根据本公开的方面的用于多级存储器总线架构操作的方法的流程图。