[发明专利]阵列内穿存储器级通孔结构及其制备方法

说明书

本发明公开了一种半导体结构，所述半导体结构包括存储器级组件，所述存储器级组件定位在基板上方并且包括至少一个交替堆叠和垂直延伸穿过所述至少一个交替堆叠的存储器堆叠结构。所述至少一个交替堆叠中的每一者包括相应绝缘层和相应导电层的交替层，并且在所述至少一个交替堆叠中的所述导电层中的每一者包括相应的开口，由此使得定位在所述开口中的相应间隔物电介质部分的外围接触所述相应导电层的侧壁。至少一个穿存储器级通孔结构垂直延伸穿过所述间隔物电介质部分和所述绝缘层中的每一者。

相关申请

本申请要求于2016年6月8日提交的美国非临时申请序列号15/176,674的优先权，其全部内容以引用方式并入本文中。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及三维非易失性存储器器件诸如垂直NAND串和其他三维器件及其制备方法。

背景技术

最近，已经提出使用有时称为Bit Cost Scalable(BiCS)(位成本可缩放)架构的三维(3D)堆叠存储器堆叠结构的超高密度存储器器件。例如，3DNAND堆叠存储器器件可以由交替的绝缘材料和间隔物电介质层堆叠的阵列形成，所述绝缘材料和间隔物电介质层形成为导电层或者用导电层代替。存储器开口穿过交替堆叠形成，并且填充有存储器堆叠结构，存储器堆叠结构中的每一者包括垂直存储器元件堆叠和垂直半导体沟道。包括交替堆叠和存储器堆叠结构的存储器级组件在基板上方形成。导电层可以用作3DNAND堆叠存储器器件的字线，并且覆盖存储器堆叠结构阵列的位线可以连接到垂直半导体沟道的漏极侧端。

随着三维存储器器件缩小到更小的器件尺寸，外围器件的器件面积可占据总芯片面积的很大一部分。因此，期望一种提供各种外围器件诸如字线驱动电路而不显著增加总芯片尺寸的方法。此外，存储器堆叠结构阵列中的有效功率分配网络可以提高三维存储器器件的性能。还期望一种增强功率分配而不过度增加半导体芯片的占用面积的方法。

发明内容

根据本公开的一个方面，提供了一种半导体结构，这种半导体结构包括：存储器级组件，其位于基板上方并且包括垂直延伸穿过该至少一个交替堆叠的至少一个交替堆叠和存储器堆叠结构，其中该至少一个交替堆叠中的每一者包括相应绝缘层和相应导电层的交替层，并且在该至少一个交替堆叠中的导电层中的每一者包括相应的开口，由此使得位于开口中的相应间隔物部分的外围接触相应导电层的侧壁；以及至少一个穿存储器电介质级通孔结构，其垂直延伸穿过间隔物电介质部分和绝缘层中的每一者。

根据本公开的另一方面，提供了一种形成半导体结构的方法。垂直延伸穿过该至少一个交替堆叠的至少一个交替堆叠和存储器堆叠结构在基板上方形成。所述至少一个交替堆叠中的每一者包括相应绝缘层和相应牺牲材料层的交替层，该牺牲材料层包括具有与相应绝缘层不同成分的电介质材料。横向凹部通过根据绝缘层选择性地移除牺牲材料层的部分来形成。在该至少一个交替堆叠内的牺牲材料层的保留部分构成间隔物电介质部分。至少一个穿存储器级通孔结构穿过在该至少一个交堆叠内的间隔物电介质部分中的每一者和绝缘层中的每一者形成。在一个实施方案中，该至少一个穿存储器级通孔结构从包括存储器级组件的最顶面的第一水平平面至少垂直延伸到包括存储器级组件的最底面的第二水平平面。

附图说明

图1是根据本公开的实施方案的示例性结构的垂直剖视图，这是在半导体基板上形成半导体器件、至少一个下级电介质层和下级金属互连结构之后的结构。

图2A是根据本公开的实施方案的示例性结构的垂直剖视图，这是在形成平面半导体材料层、第一绝缘层和第一间隔物层的第一层级交替堆叠、第一层级存储器电介质开口和第一层级支撑开口以及第一层级牺牲开口填充部分之后的结构。

图2B是沿着图2A中的水平面B—B’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图2A的垂直剖视图的平面。