[发明专利]用于控制输入信号路径上的等待时间的设备

说明书

本发明揭示用于控制半导体装置中的输入信号路径上的等待时间的设备。一种实例性设备包含：时钟输入缓冲器，其基于外部时钟信号而提供参考时钟信号及系统时钟信号；命令解码器，其利用所述系统时钟信号锁存命令信号且基于所述命令信号而进一步提供信号；及命令延迟调整电路，其包含：时钟同步电路，所述时钟同步电路接收所述信号、利用所述系统时钟信号锁存所述信号且响应于移位循环参数而提供经时钟同步读取信号。

背景技术

高数据可靠性、高存储器存取速度及低电力消耗为半导体存储器所需求的特征。近年来，已努力进一步增加存储器存取速度。半导体装置中的许多同步集成电路基于时钟信号而执行操作以满足关键时序要求。

为了评定脉冲信号发射系统的性能，可对窗口或“数据眼”图案进行评估。针对数据信号中的每一者的数据眼定义了在考虑影响信号的各种因素(例如，时序偏斜、电压及电流驱动能力)之后的每一信号有效的实际持续时间。在信号时序偏斜的情形中，其通常由多种时序误差(例如总线的各线上的负载及此类线的物理长度)引起。举例来说，可使用秩裕度测试(RMT)来评估窗口以便评定半导体装置中的输入缓冲器的性能容差。在RMT中，可使参考电压(VREF)电平从输入高电压(VIH)与输入低电压(VIL)之间的中点变化以测试RMT的裕度作为性能容差。只要参考电压处于预定范围内，即使参考电压移位，输入缓冲器仍需要在无任何误差的情况下进行操作。

图1是包含命令延迟调整电路130的设备100的框图。设备100可包含时钟输入缓冲器110、命令输入缓冲器111、命令解码器电路120、命令延迟调整电路130、针对命令信号及时钟信号的信号树190及191以及输出缓冲器195。

命令延迟调整电路130可包含DLL时钟路径及命令路径。DLL时钟路径可包含命令副本121，及用于时钟信号的延迟线141。命令副本121复制命令解码器电路120的延迟以响应于命令信号CMD及系统时钟信号SCLK_CMD信号而提供RdClk信号。命令副本121可使SCLK_DLL信号延迟且将经延迟系统时钟信号SCLKD提供到延迟线141。命令路径包含用于命令信号的延迟线140以及dQ-启用-延迟(QED)电路160。命令延迟调整电路130进一步包含与用于时钟信号的延迟线141一起形成DLL电路的DLL时钟路径副本151、相位检测器170及DLL控制电路180。

命令延迟调整电路130可使dQ-启用-延迟电路160的输出信号与来自延迟线141的DLL时钟信号DllClk同步，同时在dQ-启用-延迟电路160的输出信号上提供等待时间。等待时间在此处为(举例来说)可基于时钟信号CK的时钟频率而被设定的列地址选通(CAS)等待时间(CL)。CL值可计及在存储器接收到READ(读取)命令时与在输出缓冲器195响应于READ命令而将读取数据提供到输出总线(例如，经由在输出缓冲器195之后的DQ垫)时之间的延迟时间。CL值可被表示为时钟循环的数目。一个时钟循环可由T表示。

然而，存在以下副效应：增加来自命令副本121的SCLKD信号的抖动，且增加有效待机电流(例如，IDD3N)。SCLKD信号中的抖动又增加DLL时钟信号DllClk的抖动，此导致RMT的裕度降低。因此，通过添加命令副本121而实现的较高存储器存取速度可导致RMT的裕度降低，伴有较高电力消耗。

发明内容

根据本发明的实施例的一种实例性设备可包含：第一电路，其可经配置以对第一时钟信号做出响应以锁存第一信号，所述第一电路可经配置以提供第二信号；及第二电路，其可耦合到所述第一电路以锁存所述第二信号，所述第二电路可经配置以响应于与所述第一时钟信号大体上同相的第一输出时序信号基于所述第二信号而提供第三信号。