[发明专利]用于控制输入信号路径上的等待时间的设备

权利要求书

1.一种用于控制输入信号路径上的等待时间的设备，其包括：

第一电路，其经配置以对第一时钟信号做出响应以锁存第一信号，所述第一电路经配置以提供第二信号；及

第二电路，其耦合到所述第一电路以锁存所述第二信号，所述第二电路经配置以响应于与所述第一时钟信号大体上同相的第一输出时序信号基于所述第二信号而提供第三信号；

其中所述第二电路进一步包括：

计数器电路，其经配置以接收所述第一时钟信号且进一步经配置以响应于所述第一时钟信号而提供多个时序控制信号；

第三延迟电路，其耦合到所述计数器电路且经配置以通过使所述多个时序控制信号延迟而提供多个第二输入时序信号；

第一解码器，其耦合到所述第三延迟电路且经配置以通过将所述多个第二输入时序信号解码而提供第一输入时序信号；及

第二解码器，其耦合到所述计数器电路且经配置以通过将所述多个时序控制信号解码而提供所述第一输出时序信号。

2.根据权利要求1所述的设备，其中所述第一电路经配置以将所述第一信号解码以提供所述第二信号。

3.根据权利要求2所述的设备，其中所述第一电路为命令解码器电路且所述第一信号包含命令信号。

4.根据权利要求1所述的设备，其中所述第二电路进一步经配置以响应于相对于所述第一时钟信号在相位上延迟的第一输入信号而锁存所述第二信号。

5.根据权利要求1所述的设备，其中所述第三延迟电路经配置以表示大体上恒定的第一延迟。

6.根据权利要求1所述的设备，其中

所述第一解码器进一步经配置以通过将所述多个第二输入时序信号解码而提供第三输入时序信号，

其中所述第二解码器进一步经配置以通过将所述多个时序控制信号解码而提供第二输出时序信号，且

其中所述第二电路进一步包括：

第一输入锁存电路及第二输入锁存电路，其共同地耦合到所述第一电路且经配置以分别响应于所述第一输入时序信号及所述第二输入时序信号而锁存所述第二信号；

第一输出锁存电路及第二输出锁存电路，其分别耦合到所述第一输入锁存电路及所述第二输入锁存电路且经配置以分别响应于所述第一输出时序信号及所述第二输出时序信号而输出所述第三信号；及

选择器电路，其包含分别耦合到所述第一输入锁存电路及所述第二输入锁存电路的第一输入节点及第二输入节点，以及分别耦合到所述第一输出锁存电路及所述第二输出锁存电路的第一输出节点及第二输出节点，所述选择器电路经配置以响应于选择器控制信号而将所述第一输入锁存电路及所述第二输入锁存电路连接到所述第一输出锁存电路及所述第二输出锁存电路。

7.根据权利要求6所述的设备，其进一步包括：

第三电路，其耦合到所述第二电路且经配置以响应于等待时间信息而提供所述选择器控制信号。

8.一种用于控制输入信号路径上的等待时间的设备，其包括：

第一电路，其经配置以对第一时钟信号做出响应以锁存第一信号，所述第一电路经配置以提供第二信号；

第二电路，其耦合到所述第一电路以锁存所述第二信号，所述第二电路经配置以响应于与所述第一时钟信号大体上同相的第一输出时序信号基于所述第二信号而提供第三信号；

第一延迟电路，其经配置以接收与所述第一时钟信号大体上同相的第二时钟信号，且通过使所述第二时钟信号延迟达可调整的第一延迟而提供第三时钟信号；

第二延迟电路，其耦合到所述第二电路且经配置以使所述第三信号延迟达可调整的第二延迟以提供第四信号；及

延迟控制电路，其经配置以将所述第一延迟电路的所述第一延迟及所述第二延迟电路的所述第二延迟调整为彼此大体上相等。

9.根据权利要求8所述的设备，其进一步包括时钟输入缓冲器电路，所述时钟输入缓冲器电路经配置以响应于启用信号而产生所述第二时钟信号，且其中所述第一电路耦合到所述时钟输入缓冲器电路并进一步经配置以将所述启用信号提供到所述时钟输入缓冲器。

10.根据权利要求8所述的设备，其进一步包括：

第三电路，其耦合到所述第二延迟电路且经配置以响应于所述第三时钟信号及等待时间信息而使所述第四信号延迟以提供第五信号；及

输出缓冲器，其耦合到所述第三电路且经配置以响应于所述第五信号而被激活并响应于所述第三时钟信号而进行操作。